CN101079393A - 使用改进自动校准接触工艺在半导体中形成电接触的方法 - Google Patents
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Abstract
半导体器件的接触尤其由在层间绝缘层上进行化学机械抛光(CMP)工艺以使各导线的第一硬掩模层暴露而制成。层间绝缘层被部分地移除。第二硬掩模层形成于所得的基板上。在该第二硬掩模层上进行另一CMP工艺，使各导线的第一硬掩模层暴露。通过蚀刻被CMP的第二硬掩模层的部分而形成硬掩模图案。通过使用该硬掩模图案作为蚀刻阻挡层来蚀刻该层间绝缘层，以敞开该基板的各接触形成区。导电层沉积于该所得的基板上，用以填充开口的接触形成区。该导电层和保留的硬掩模图案被移除，使导线的第一硬掩模层暴露。
Description
技术领域
本发明涉及一种制造半导体器件的方法，更具体而言涉及一种形成半导体器件的电接触的方法，其克服当形成电性接触时一些由常规的自动校准接触(SAC)工艺制成的半导体器件中所遇到的问题。
背景技术
在半导体存储器件中，例如DRAM(动态随机存取存储器)器件中，往往通过下落式插塞接触、位线接触、及存储节点接触而实现电容器和位线的电连接。这些接触插塞通常通过以下步骤构成：在基板上形成栅线或位线后形成层间绝缘层；选择性地蚀刻存在于各接触形成区的层间绝缘层的特定部分；沉积导电层；及最后利用化学机械抛光(Chemical Mechanical Polishing，CMP)在所得的结构上实现自动校准接触(SAC)工艺。通常对所得的结构进行CMP的目的是移除一部分置于层间绝缘层上的导电层，以移除各栅线或位线的硬掩模氮化物层的预定部分，因此任何邻近的电连接可完全彼此隔离。
图1A到图1F是说明在常规方法中遇到的更普通的一些半导体制造工艺步骤当形成的下落式插塞电性接触时的剖面图。
参照图1A，设置硅基板1，其中有源区由器件隔离层(未显示)所限定。多条栅线5在硅基板1上形成，其中各栅线5包括由栅绝缘层2、栅导电层3及栅线硬掩模氮化物层4构成的依次堆叠结构。接着，结区6通过任何次离子注入工艺沿着各栅线5的两边在硅基板1的表面形成。其后，第一间隔物氮化物层7和第一层间绝缘层8依次在硅基板1的表面上形成，因此可覆盖栅线5和结区6。
参照图1B，在图1A所绘的现有技术结构进行CMP后，一部分的第一层间绝缘层8和一部分的第一间隔物氮化物层7被移除，直到一部分的栅线硬掩模氮化物层4被暴露。
现参照图1C，在大部分的(i)第一层间绝缘层8、(ii)第一间隔物氮化物层7及(iii)栅线硬掩模氮化物层4上形成多晶硅层(未显示)后，第一多晶硅硬掩模9通过将该多晶硅层(未显示)图形化来形成，以暴露所选部分的(i)第一层间绝缘层8、(ii)栅线5，即，所选部分的栅线硬掩模氮化物层4及(iii)第一间隔物氮化物层7，其中这些暴露的区界定有源区，即未受第一多晶硅硬掩模覆盖的区域。
参照图2，其绘示与图1C(依图2中的1C-1C’线划分)相对应的俯视平面图。由图2可见，第一多晶硅硬掩模9能形成，从而最后能够暴露位于有源区中的所选部分的栅线5和所选部分的结区6，即，未被第一多晶硅硬掩模9所覆盖的那些区域的有源区。
现参照图1D，部分的第一层间绝缘层8被蚀去，因此能通过第一多晶硅硬掩模9形成用以暴露在栅线5和结区6以下部分的接触孔11。亦即，经由设置作为物理阻挡(例如：缓冲板)的未掺杂硅玻璃(USG)氧化物层10，及对所得的结构1进行回蚀工艺，可形成接触形成区，即接触孔11，用以暴露部分的栅线5和下面的结区6。
现参照图1E，接着通常将第一多晶硅层12置于第1D图所示的所得的基板1上。第一多晶硅层12通常设计作为最终作为电通道使用的导电层。
现参照图1F，第一多晶硅层12、作为缓冲板的未掺杂硅玻璃(USG)氧化物层10、及置于所得的基板的第一多晶硅硬掩模9(如图1E所示)然后被化学机械抛光，直到一部分的栅线硬掩模氮化物层4被暴露。结果，下落式插塞接触12a形成于各暴露栅线5之间的暴露的结区6上。
图3A到图3E绘制了当使用常规方法形成存储节点接触21a时遇到的一些较常见工艺步骤的剖面图。
参照图3A，硅基板1具有数个形成通过第一层间绝缘层8的下落式插塞接触12a。另外，还显示了在下落式插塞接触12a和第一层间绝缘层8的上方形成的绝缘层13。多条位线17被显示形成于绝缘层13的上方。各位线17被形成由依次彼此堆叠的阻挡层14、导电层15及位线硬掩模氮化物层16。第二间隔物氮化物层18和第二层间绝缘层19依次在绝缘层13和位线17的上方形成。
参照图3B，然后第二层间绝缘层19通常被化学机械抛光到更平坦的表面，并且经常减至一预定厚度，其中第二层间绝缘层19的剩余部分仍然被保留，覆盖在位线17上方。在第二层间绝缘层19的剩余部分的上面形成多晶硅层(未显示)之后，通过移除所选择的部分多晶硅层(未显示)而形成第二多晶硅硬掩模20，以产生通常界定出可形成存储节点接触21a(未显示)的各区的第二多晶硅硬掩模20。
图4是与第3B图相对应(依图4中的3B-3B’线划分)的程式化的俯视平面图。由图4可见，第二多晶硅硬掩模20可以形成，从而暴露所选的部分第二层间绝缘层19，其中可形成存储节点接触21a(未显示)。
现参照图3C，其显示(i)第二层间绝缘层19；(ii)第二间隔物氮化物层18；(iii)绝缘层13；及(iv)下落式插塞接触12a的暴露的部分，其中第二多晶硅硬掩模20被移除作为蚀刻阻挡层，因此可提供最后可形成数个存储节点接触21a的有源区。
参照图3D，第二多晶硅层21用以填充在硅基板1上的开口区(未显示)。可更改第二多晶硅层21，使其作为界定插塞(未显示)的导电材料。
参照图3E，其显示第二多晶硅层21和第二多晶硅硬掩模20被化学机械抛光，直到一部分的位线硬掩模氮化物层16被暴露。因此，存储节点接触21a在暴露的位线17之间形成，并且作为与下落式插塞接触12a电连接。
当形成下落式插塞接触12a和存储节点接触21a时常规方法会产生的一特定问题是，当将第一层间绝缘层8和第二层间绝缘层19不同地蚀去时，会产生不希望的部分栅线和位线硬掩模氮化物层4、16的损耗。因此，如第5和图7所示，在各栅线和位线的硬掩模氮化物层4、16的开口区和未开口区之间会产生不期望的厚度偏差。由于上述因素，当化学机械抛光该用于插塞的多晶硅层以进行隔离下落式插塞接触12a和存储节点接触21a时，无法获得更均匀的抛光厚度。
此外，由于该不期望的栅线和位线硬掩模氮化物层4、16的厚度差取决于任何给定晶片电路设计中的开口区和未开口区，则必须进一步增加抛光厚度，以遍及给定晶片的整体确保对于各个电接触的完全电绝缘。因此，不期望地增加了CMP工艺的抛光厚度，以防止栅线和位线硬掩模氮化物层4、16的不均匀性不被减小的可能性。
现参照图6，其显示在常规方法中在进行CMP工艺以隔离各下落式插塞接触12a之后所导致的晶片中接触损耗差的照片。
现参照图8，其显示在常规方法中进行CMP工艺以隔离各存储节点接触之后所导致的晶片中接触损耗差的照片。
现参照第6和图8，可以容易地理解晶片中心部分和周边部分之间的接触损耗差是显著的。亦即，晶片中心部分的接触损耗大于周边部分的接触损耗。
发明内容
本发明致力于解决或至少减低相关技术中遇到的一些问题，本发明的一方面是提供一种形成半导体器件的接触的方法，期可以减小形成接触时的硬掩模氮化物层的厚度偏差。
本发明的另一方面是提供一种形成半导体器件的接触的方法，其可通过降低硬掩模氮化物层的厚度偏差而减少用于插塞的导电层的抛光厚度。
本发明的另一方面是提供一种形成半导体器件的接触的方法，可通过减小用于插塞的导电层的抛光厚度而改善晶片的均匀度。
为了实现本发明的上述及其他方面，提供一种形成半导体器件的接触的方法，包括：制备硅基板，其上形成有多条各具有第一硬掩模层的导线；在该硅基板上形成层间绝缘层以覆盖各导线；化学机械抛光该层间绝缘层，使各导线的第一硬掩模层暴露；除去该层间绝缘层的部分厚度；在所得的基板上形成第二硬掩模层，去除层间绝缘层的部分厚度；化学机械抛光第二硬掩模层，使各导线的第一硬掩模层暴露；通过蚀刻存在于各接触形成区的被CMP的第二硬掩模层各部分而形成硬掩模图案；使用该硬掩模图案作为蚀刻阻挡层来蚀刻该层间绝缘层，用以敞开基板的各接触形成区；在所得的基板上沉积导电层，用以填充开口的接触形成区；及移除该导电层和剩余的硬掩模图案，使各导线的第一硬掩模层暴露。
根据本发明的另一方面，导线又包括栅线或位线。
根据本发明的另一方面，开口的接触形成区是栅线之间的结区。
根据本发明的另一方面，开口的接触形成区是各位线(如17)之间的下落式插塞接触区(如12a)。
根据本发明的另一方面，当形成下落式插塞接触(如12a)，该层间绝缘层被移除了300～1,000。
根据本发明的另一方面，当形成存储节点接触(如21a)，层间绝缘层被移除了100～1,000。
根据本发明的另一方面，第一硬掩模层包括氮化物层，层间绝缘层包括氧化物层，第二硬掩模层包括多晶硅层。
根据本发明的另一方面，利用浆料来进行该层间绝缘层的CMP工艺，该浆料具有1∶10～1∶200的第一硬掩模层对于层间绝缘层的抛光选择比，其中第一硬掩模层包括氮化物层，层间绝缘层包括氧化物层。
根据本发明的另一方面，利用浆料来进行该第二硬掩模层的CMP工艺，该浆料具有1∶10～1∶200的第一硬掩模层对于第二硬掩模层的抛光选择比，其中第一硬掩模层包括氮化物层，第二硬掩模层包括多晶硅层。
根据本发明的另一方面，在形成下落式插塞接触(如12a)的情形，用以填充开口的接触形成区的导电层包括多晶硅层。
根据本发明的另一方面，在形成存储节点接触(如21a)的情形，用以填充开口的接触形成区的导电层包括多晶硅层或钨层。
根据本发明的另一方面，通过回蚀工艺或CMP工艺而实现移除该导电层和剩余的硬掩模图案的步骤。
为了实现本发明的上述和其他方面，提供一种形成半导体器件的接触的方法，包括以下步骤：制备硅基板，其上形成多条各具有第一硬掩模层和结区的栅线；在该硅基板上形成层间绝缘层以覆盖该栅线和结区；化学机械抛光该层间绝缘层，使各栅线的第一硬掩模层暴露；除去该层间绝缘层的一部分厚度；在所得的基板上形成第二硬掩模层，除去形成层间绝缘层的部分厚度；化学机械抛光第二硬掩模层，使各栅线的第一硬掩模层暴露；通过蚀刻存在于各接触形成区内的被CMP的第二硬掩模层的各部分而形成硬掩模图案；利用该硬掩模图案作为蚀刻阻挡层以蚀刻该层间绝缘层，用以敞开栅线之间的各接触形成区；在所得的基板上沉积导电层，以填充开口的接触形成区；及移除该导电层和剩余的硬掩模图案，使各栅线的第一硬掩模层暴露。
根据本发明的另一方面，该层间绝缘层被移除了300～1,000。
根据本发明的另一方面，第一硬掩模层包括氮化物层，层间绝缘层包括氧化物层，第二硬掩模层包括多晶硅层。
根据本发明的另一方面，利用浆料来进行该层间绝缘层的CMP工艺，该浆料具有1∶10～1∶200的第一硬掩模层对于层间绝缘层的抛光选择比，其中第一硬掩模层包括氮化物层，层间绝缘层包括氧化物层。
根据本发明的另一方面，利用浆料来进行该第二硬掩模层的CMP工艺，该浆料具有1∶10～1∶200的第一硬掩模层对于第二硬掩模层的抛光选择比，其中第一硬掩模层包括氮化物层，第二硬掩模层包括多晶硅层。
根据本发明的另一方面，用以填充开口的接触形成区的导电层包括多晶硅层。
根据本发明的另一方面，通过回蚀工艺或CMP工艺来实现移除该导电层和剩余的硬掩模图案的步骤。
为了实现本发明的其他方面，提供一种形成半导体器件的接触的方法，包括以下步骤：制备硅基板，其上形成多条各具有第一硬掩模层的位线；在该硅基板上形成层间绝缘层以覆盖该位线；化学机械抛光该层间绝缘层，使各位线的第一硬掩模层暴露；除去该层间绝缘层的一部分厚度；在所得的基板上形成第二硬掩模层，除去层间绝缘层的部分厚度；化学机械抛光第二硬掩模层，使各位线的第一硬掩模层暴露；通过蚀刻存在各接触形成区的被CMP的第二硬掩模层的各部分而形成硬掩模图案；利用该硬掩模图案作为蚀刻阻挡层以蚀刻该层间绝缘层，用以敞开各位线之间的接触形成区；在所得的基板上沉积导电层，用以填充开口的接触形成区；及移除该导电层和剩余的硬掩模图案，使各位线的第一硬掩模层暴露。
根据本发明的另一方面，该层间绝缘层被移除了100～1,000。
根据本发明的另一方面，第一硬掩模层包括氮化物层，层间绝缘层包括氧化物层，第二硬掩模层包括多晶硅层。
根据本发明的另一方面，利用浆料来进行该层间绝缘层的CMP工艺，该浆料具有1∶10～1∶200的第一硬掩模层对于层间绝缘层的抛光选择比，其中第一硬掩模层包括氮化物层，层间绝缘层包括氧化物层。
根据本发明的另一方面，利用浆料来进行该第二硬掩模层的CMP工艺，该浆料具有1∶10～1∶200的第一硬掩模层对于第二硬掩模层的抛光选择比，其中第一硬掩模层包括氮化物层，第二硬掩模层包括多晶硅层。
根据本发明的另一方面，用以填充开口的接触形成区的导电层包括多晶硅层或钨层。
根据本发明的另一方面，通过回蚀工艺或CMP工艺来实现移除该导电层和剩余的硬掩模图案的步骤。
附图说明
当结合附图时阅读以下的详细的描述之后，本发明的以上方面和其他特征和优点将更明显，在附图中：
图1A到图1F是用以形成下落式插塞接触的常规方法的工艺步骤的剖面图；
图2是与第1C图相对应的平面图；
图3A到图3E是说明用以形成存储节点接触的常规方法的工艺步骤的剖面图；
图4是与第3B图对应的平面图；
图5是说明在形成下落式插塞接触的常规方法中层间绝缘层被蚀刻后在开口区和未开口区之间用于栅线硬掩模的氮化物层的厚度偏差的照片；
图6是显示在常规方法中进行CMP工艺以隔离各下落式插塞接触之后所导致的晶片中接触损耗差的照片；
图7是说明形成存储节点接触的常规方法中在开口区和未开口区之间用于位线硬掩模的氮化物层的厚度偏差的照片；
图8是显示在常规方法中进行CMP工艺以隔离各存储节点接触之后所导致的晶片中接触损耗差的照片；
图9A到图9G是依本发明的实施方式而形成下落式插塞接触的工艺步骤的剖面图；
图10是与图9E对应的平面图；
图11A到图11F是是依本发明的另一实施方式而形成存储节点接触的工艺步骤的剖面图；及
图12是与图11E相对应的平面图。
具体实施方式
现将详细参考本发明的优选实施方式，其示例在附图中示出。
首先说明本发明的技术原理，本发明的特征在于，当形成下落式插塞接触12a和存储节点接触21时a，多晶硅硬掩模图案只在层间绝缘层上形成，以致整个栅线和位线被敞开。
在该情况，即使当随后蚀刻该层间绝缘层时仍会造成硬掩模氮化物层的损耗，在整个栅线和位线上损耗的程度可维持一样。因此，与目前已知的常规技术相比，可显著减少该硬掩模氮化物层的厚度偏差或变化。这是因为当利用现有常规技术时选择性地暴露了存在于有源区中的部分栅线和位线，由此硬掩模氮化物层的厚度变化引起了显著的问题。
因此，在本发明的实施方式中，由于该硬掩模氮化物层的厚度偏差可被最小化，用于插塞的导电层的抛光厚度亦可被最小化。因此，可改善晶片的均匀性，并且相似地能增进可接受晶片的制造效能。
现将详细说明形成半导体器件的下落式插塞接触12a和存储节点接触21a的方法。
图9A到图9G根据本发明的实施方式形成下落式插塞接触12a的方法的工艺步骤的剖面图。在下面说明中，与图1A到1F中相同的元件将由相同的参考标号来表示。
参照图9A，提供硅基板1，其中各有源区由器件隔离层(未显示)所界定。接着，在该硅基板1上依次形成栅绝缘层2、栅导电层3及栅线硬掩模氮化物层4后，通过将各层2、3及4图案化而形成多条导线，亦即多条栅线5。
接着，结区6通过离子注入工艺在基板1的表面、各暴露的栅线5的两边形成。之后，间隔物氮化物层7在形成有结区6的所得的基板1的整个表面上形成，包括氧化物层的第一层间绝缘层8在间隔物氮化物层7上形成。
参照图9B，采用栅线硬掩模氮化物层4作为抛光终止层，优选使用相对于氮化物层具有高抛光选择比，具体而言氮化物层和氧化物层之间的抛光选择比为1∶10～1∶200的浆料，化学机械抛光第一层间绝缘层8。
参照图9C，通过在具有被CMP的第一层间绝缘层8的所得的基板1上进行湿蚀刻工艺或干蚀刻工艺，除去第一层间绝缘层8的预定厚度，例如100～1,000，优选为300～1,000，使各栅线5的栅线硬掩模氮化物层4的上部被暴露。接着，当依次蚀刻第一层间绝缘层8，用于硬掩模的第一多晶硅层9在将作为蚀刻阻挡层在所得的基板1上形成。
参照图9D，利用相对于氮化物层具有高抛光选择比，具体而言氮化物层和多晶硅层之间的抛光选择比为1∶10～1∶200的浆料，化学机械抛光用于硬掩模的第一多晶硅层，直到各栅线5的栅线硬掩模氮化物层4被暴露。因此，用于硬掩模的第一多晶硅层9仍留在介于各栅线5之间的第一层间绝缘层8上。
参照图9E，通过常规的工艺在具有用于硬掩模的被CMP的第一多晶硅层的所得的基板1上形成用以暴露下落式插塞接触12a形成区的掩模图案(未显示)。此时，该掩模图案形成为以直线状。接着，该用于硬掩模的第一多晶硅层9使用该掩模图案作为蚀刻掩模被蚀刻，而形成第一多晶硅硬掩模图案9a。因此，在移除该掩模图案之后，使用第一多晶硅硬掩模图案9a作为蚀刻阻挡层而蚀刻第一层间绝缘层8。之后，通过沉积作为缓冲板的未掺杂硅玻璃(USG)氧化物层(未显示)，及对所得的结构进行回蚀工艺，即形成数个用以同时暴露位于下落式插塞接触12a形成区中的栅线5和结区6的接触孔。
由图10可见，在本发明的实施方式中，由于第一多晶硅硬掩模图案9a并非在各栅线5的硬掩模氮化物层4上形成，而仅在第一层间绝缘层8未敞开的部分形成，因此暴露了全部的栅线5。而且，由于第一多晶硅硬掩模图案9a在已移除预定厚度的第一层间绝缘层8的部分上形成，第一多晶硅硬掩模图案9a的上表面和包含硬掩模氮化物层4的栅线5的上表面齐平。
因此，在本发明的实施方式中，当进行蚀刻工艺以形成下落式插塞接触12a时，由于形成将作为蚀刻阻挡层的第一多晶硅硬掩模图案9a以暴露了整个栅线5，在整个栅线5上会发生相同程度的栅线硬掩模氮化物层4的损耗。因此，在本发明的实施方式，有可能将栅线5中的硬掩模氮化物层4的厚度偏差最小化。
参照图9F，在所得的基板1上沉积可用于插塞作为导电层的多晶硅层12，用以填充各接触孔11。
参照图9G，移除多晶硅层12和剩余的第一多晶硅硬掩模图案9a，使各栅线5的硬掩模氮化物层4暴露，结果下落式插塞接触12a形成于在各栅线5之间的结区6上。此时，优选地通过CMP工艺来移除该多晶硅层12和剩余的第一多晶硅硬掩模图案9a，可以使用回蚀工艺，而非CMP工艺。
因此，在本发明的实施方式，由于栅线5中的硬掩模氮化物层4的厚度偏差被最小化，当化学机械抛光多晶硅层12时，可将抛光厚度最小化。因此，在本发明的实施方式，由于可稳定地确保栅线的硬掩模氮化物层4的剩余厚度，故可以将用于插塞的导电层的抛光厚度最小化，进而改善晶片的均匀性。
图11A到图11F根据本发明的另一实施方式的形成存储节点接触21a方法的工艺步骤的剖面图。
参照图11A，在绝缘层13在其上形成有包括下落式插塞接触12a的第一层间绝缘层8的硅基板1上形成之后，绝缘层13被蚀刻而形成位线接触孔(未显示)，以致下落式插塞接触12a在位线接触区中被暴露。接着，多条导线即各位线17在包括位线接触孔的绝缘层13上形成，在每条位线17中阻挡层14、导电层15及位线硬掩模氮化物层16依次堆叠。接着，在间隔物氮化物层18形成于包括多条位线17的绝缘层13上之后，包括氧化物层的第二层间绝缘层19形成于间隔物氮化物层18上。
参照图11B，第二层间绝缘层19被CMP而使各位线17的硬掩模氮化物层16被暴露。在该情况，采用位线硬掩模氮化物层16作为抛光终止层，并且利用在氮化物层和氧化物层之间具有1∶10～1∶200的高抛光选择比的浆料来化学机械第二层间绝缘层19。
参照图11C，通过具有被CMP的第二层间绝缘层19的所得的基板1进行湿蚀刻工艺或干蚀刻工艺，去除第二层间绝缘层19的预定厚度，例如100～1,000，使各位线17的硬掩模氮化物层16的上部被暴露。
参照图11D，用于硬掩模的第二多晶硅层20形成于所得的基板1上，以在后续蚀刻第二层间绝缘层19时作为蚀刻阻挡层。之后，利用在氮化物层和氧化物层之间具有1∶10～1∶200的高抛光选择比的浆料，化学机械抛光用于硬掩模的第二多晶硅层20，直到各位线17的硬掩模氮化物层16被暴露。因此，用于硬掩模的第二多晶硅层20仍留在各位线17之间的第二层间绝缘层19上。
参照图11E，用来暴露存储节点接触21a形成区的掩模图案(未显示)通过进行常规的工艺形成于具有被CMP的用于硬掩模的第二多晶硅层20的所得的基板1上。在该情形，该掩模图案形成为直线形式。接着，用于硬掩模的第二多晶硅层20使用该掩模图案作为蚀刻掩模而被蚀刻，以形成第二多晶硅硬掩模图案20a。因此，在移除该掩模图案之后，第二层间绝缘层19和绝缘层13使用该第二多晶硅硬掩模图案20a作为蚀刻阻挡层而被蚀刻，使在存储节点接触21a形成区中在各位线17之间的下落式插塞接触12a暴露。
这里，如图12可见，在本发明的实施方式中，由于第二多晶硅硬掩模图案20a并非形成于各栅线17的位线硬掩模氮化物层16上，仅形成于第二层间绝缘层19未开口的各部分，因此全部位线17将被暴露。而且，由于全部的位线17受到暴露，当进行形成存储节点接触21a所需的蚀刻工艺，在整个位线17上发生相同程度的硬掩模氮化物层16的损耗。因此，在本发明的实施方式之，有可能将各位线17的位线硬掩模氮化物层16的厚度偏差最小化。
参照图11F，由导电材料制成并且可作为用于插塞的导电层的多晶硅层或钨层，沉积于所得的基板1上，用以填充开口区。接着，该多晶硅层和剩余的第二多晶硅硬掩模图案20a通过CMP工艺而被移除，使各栅线17的位线硬掩模氮化物层16暴露，以致存储节点接触21a在要连接下落式插塞接触12a的各位线17之间形成。此时，有可能使用回蚀工艺，而非CMP工艺。
因此，在本发明的实施方式之，由于将位线17的硬掩模氮化物层16的厚度偏差被最小化，当化学机械抛光多晶硅层时，抛光厚度可被最小化。因此，在本发明的实施方式中，可稳定地确保位线硬掩模氮化物层16的剩余厚度，故有可能将用于插塞的导电层的抛光厚度最小化，进而改善晶片的均匀性。
由以上叙述可见，根据本发明的实施方式形成半导体器件的接触的方法具有以下优点，当形成下落式插塞接触12a和存储节点接触21a时，由于形成了多晶硅硬掩模图案，使全部栅线和位线暴露，因此有可能将位于栅线和位线的硬掩模氮化物层的厚度偏差最小化。
因此，由于该硬掩模氮化物层的厚度偏差被最小化，随后形成的用于插塞的导电层的抛光厚度亦可最小化。因此可改善晶片的均匀性，并且可增进半导体器件的特性与可靠性。
在附图和说明书中，已经披露了本发明的典型优选实施方式，且尽管使用了具体的术语，它们仅以上位和描述的意义上使用而非用于限制的目的，本发明的范围在权利要求中阐述。
Claims (34)
1.一种在具有基板的半导体器件中形成接触的方法，包括的步骤为：
在基板上形成多条导线，各导线包括第一硬掩模层；
在具有该导线的基板上形成层间绝缘层；
对该层间绝缘层上实施第一化学机械抛光工艺，至少暴露各导线的第一硬掩模层的顶部；
实施第一化学机械抛光工艺后，进一步去除该层间绝缘层的预定厚度；
去除该层间绝缘层的预定厚度后，在其上形成第二硬掩模层；
对该第二硬掩模层实施第二化学机械抛光工艺，至少暴露各导线的第一硬掩模层的上部，从而形成第二硬掩模层的多个部分，各部分保留于邻近各导线之间；
蚀刻该第二硬掩模层的所选部分，由此形成第二硬掩模图案，并在基板上界定各接触形成区；
使用第二硬掩模图案作为蚀刻阻挡层以蚀刻该层间绝缘层，以敞开基板的各接触形成区；
在使用第二硬掩模图案作为蚀刻阻挡层而蚀刻该层间绝缘层后，在该层间绝缘层上沉积用以填充开口的接触形成区的导电层；及
去除该导电层和第二硬掩模图案预定的厚度，使各导线的第一硬掩模层暴露。
2.如权利要求1的方法，其中各导线或是栅线或是位线。
3.如权利要求1的方法，其中开口的接触形成区是结区，每个结区形成于为栅线的邻近各导线之间。
4.如权利要求1的方法，其中开口的接触形成区是下落式插塞接触，每个下落式插塞接触区形成于为栅线的邻近各导线之间。
5.如权利要求1的方法，其中进行去除该层间绝缘层的预定厚度的步骤，从而仅各第一硬掩模层的上部被暴露。
6.如权利要求1的方法，其中从该层间绝缘层去除的预定厚度是100～1,000之间的任何厚度。
7.如权利要求1的方法，其中该第一硬掩模层包括氮化物层，且其中该层间绝缘层包括氧化物层，且其中该第二硬掩模层包括多晶硅层。
8.如权利要求1的方法，其中利用1∶10～1∶200的该第一硬掩模层对于该层间绝缘层的抛光选择比的浆料进行第一化学机械抛光工艺。
9.如权利要求8的方法，其中该第一硬掩模层包括氮化物层，且其中该层间绝缘层包括氧化物层。
10.如权利要求1的方法，其中利用1∶10～1∶200的该第一硬掩模层对于该第二硬掩模层的抛光选择比的浆料进行第一化学机械抛光工艺。
11.如权利要求10的方法，其中该第一硬掩模层包括氮化物层，且其中第二硬掩模层包括多晶硅层。
12.如权利要求1的方法，其中该用以填充开口的接触形成区的导电层包括用以形成下落式插塞接触的多晶硅。
13.如权利要求1的方法，其中用以填充开口的接触形成区的导电层由形成存储节点接触的多晶硅或钨制成。
14.如权利要求1的方法，其中通过回蚀工艺或化学机械抛光工艺进行去除该导电层和第二硬掩模图案的预定厚度的步骤。
15.一种在具有基板的半导体器件形成接触的方法，包括的步骤为：
在基板上形成多条栅线，各栅线包括第一硬掩模层，其中多个结区形成于该基板上，各结区形成于邻近栅线之间；
在基板上形成层间绝缘层以覆盖该栅线和结区；
对该层间绝缘层进行第一化学机械抛光工艺，至少使各栅线的第一硬掩模层的上部暴露；
在进行第一化学机械抛光工艺后，进一步去除该层间绝缘层的预定厚度；
在去除该层间绝缘层的预定厚度后，在该层间绝缘层上形成第二硬掩模层；
对第二硬掩模层进行第二化学机械抛光工艺，至少使各栅线的第一硬掩模层的上部暴露，从而形成第二硬掩模层的多个部分，每个部分保留于相邻各栅线之间；
蚀刻所选的部分第二硬掩模层，由此形成第二硬掩模图案，并且界定基板上的各接触形成区；
使用第二硬掩模图案作为蚀刻阻挡层以蚀刻该层间绝缘层，进而敞开各形成于相邻各栅线之间的接触形成区；
在使用第二硬掩模图案作为蚀刻阻挡层而蚀刻该层间绝缘层后，在该层间绝缘层上沉积用以填充开口的接触形成区的导电层；及
去除该导电层和第二硬掩模图案的预定厚度，使各栅线的第一硬掩模层暴露。
16.如权利要求15的方法，其中进行去除该层间绝缘层的预定厚度的步骤，从而仅各第一硬掩模层的上部被暴露。
17.如权利要求1的方法，其中从该层间绝缘层去除的预定厚度是300～1,000之间的任何厚度。
18.如权利要求15的方法，其中该第一硬掩模层包括氮化物层，且其中该层间绝缘层包括氧化物层，且其中该第二硬掩模层包括多晶硅层。
19.如权利要求15的方法，其中利用1∶10～1∶200的该第一硬掩模层对于该层间绝缘层的抛光选择比的浆料进行第一化学机械抛光工艺。
20.如权利要求19的方法，其中该第一硬掩模层包括氮化物层，且其中该层间绝缘层包括氧化物层。
21.如权利要求15的方法，其中利用1∶10～1∶200的该第一硬掩模层对于该第二硬掩模层的抛光选择比的浆料进行第一化学机械抛光工艺。
22.如权利要求21的方法，其中该第一硬掩模层包括氮化物层，且其中第二硬掩模层包括多晶硅层。
23.如权利要求15的方法，其中该用以填充开口的接触形成区的导电层包括多晶硅。
24.如权利要求1的方法，其中通过回蚀工艺或化学机械抛光工艺进行去除该导电层和第二硬掩模图案的预定厚度的步骤。
25.一种形成用于具有基板的半导体器件的接触的方法，包括的步骤为：
在基板上形成多条位线，各位线又包括第一硬掩模层；
在基板上形成层间绝缘层，用以覆盖各位线；
对该层间绝缘层进行第一化学机械抛光工艺，至少使各位线的第一硬掩模层上部暴露；
在进行第一化学机械抛光工艺后，进一步去除该层间绝缘层的预定厚度；
在去除该层间绝缘层预定的厚度后，在该层间绝缘层上形成第二硬掩模层；
对第二硬掩模层实现第二化学机械抛光工艺，至少使各位线的第一硬掩模层的上部暴露，从而形成第二硬掩模层的多个部分，每个部分保留于邻近各位线之间；
蚀刻所选的部分第二硬掩模层，由此形成第二硬掩模图案，并且界定各接触形成区；
使用第二硬掩模图案作为蚀刻阻挡层以蚀刻该层间绝缘层，进而敞开各形成于相邻各位线之间的接触形成区；
在使用第二硬掩模图案作为蚀刻阻挡层而蚀刻该层间绝缘层后，在该层间绝缘层上沉积用以填充开口的接触形成区的导电层；及
去除该导电层和第二硬掩模图案的预定厚度，使各位线的第一硬掩模层暴露。
26.如权利要求25的方法，其中进行去除该层间绝缘层的预定厚度的步骤，从而仅各第一硬掩模层的上部被暴露。
27.如权利要求25的方法，其中从该层间绝缘层去除的预定厚度是300～1,000之间的任何厚度。
28.如权利要求25的方法，其中该第一硬掩模层包括氮化物层，且其中该层间绝缘层包括氧化物层，且其中该第二硬掩模层包括多晶硅层。
29.如权利要求25的方法，其中利用1∶10～1∶200的该第一硬掩模层对于该层间绝缘层的抛光选择比的浆料进行第一化学机械抛光工艺。
30.如权利要求29的方法，其中该第一硬掩模层包括氮化物层，且其中该层间绝缘层包括氧化物层。
31.如权利要求25的方法，其中利用1∶10～1∶200的该第一硬掩模层对于该第二硬掩模层的抛光选择比的浆料进行第一化学机械抛光工艺。
32.如权利要求31的方法，其中该第一硬掩模层包括氮化物层，且其中第二硬掩模层包括多晶硅层。
33.如权利要求25的方法，其中该用以填充开口的接触形成区的导电层包括多晶硅或钨。
34.如权利要求25的方法，其中通过回蚀工艺或化学机械抛光工艺进行去除该导电层和第二硬掩模图案的预定厚度的步骤。
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090826 Termination date: 20140206 |