CN1269202C - 电容器及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 97
- 239000010410 layer Substances 0.000 claims abstract description 279
- 230000012010 growth Effects 0.000 claims abstract description 109
- 239000003990 capacitor Substances 0.000 claims abstract description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 13
- 229910052698 phosphorus Inorganic materials 0.000 claims description 13
- 239000011574 phosphorus Substances 0.000 claims description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 7
- 238000010899 nucleation Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000005368 silicate glass Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000000243 solution Substances 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 239000012895 dilution Substances 0.000 claims description 4
- 238000010790 dilution Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 230000003698 anagen phase Effects 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract description 5
- 238000003860 storage Methods 0.000 abstract description 4
- 238000002360 preparation method Methods 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 52
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 150000003017 phosphorus Chemical class 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H01L28/84—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H01L28/90—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
本发明提供了一种半导体器件中的电容器及其制造方法，以保证电容量，而没有亚稳多晶硅晶粒生长过程中的合并现象。制作步骤开始于制作一个衬底。在衬底上形成一个层间介电层且将其蚀刻以形成导电插塞。然后，在整个表面上形成一个蚀刻阻挡层和一个牺牲绝缘层。利用牺牲绝缘层在导电插塞之上形成一个筒型第一电极。之后，在除其底部区域之外的第一电极内壁上形成第一亚稳多晶硅晶粒。但是，在该底部区域上形成小尺寸的第二亚稳多晶硅晶粒以增大第一电极的存储面积。最后，在第一电极上形成一个介电层和一个第二电极。
Description
技术领域
本发明涉及一种半导体器件；更具体地说，涉及半导体中的电容器及其制造方法，以防止具有较好的介电层阶梯覆盖性的亚稳多晶硅(meta-stablepoly silicon)(MPS)晶粒的合并现象(merging phenomenon)。
背景技术
近年来已进行了多种研究，以在降低动态随机存取存储器(DRAM)器件和高密度集成电路的最小线宽的情况下，确保电容单元中所需的约为25fF的电容。
通常情况下，现在研究了两种方法来保证电容。一种是研制一种具有高介电常数的介电材料，另一种是研制一种单元电容器结构。因此，已提出的电容器具有高介电材料或者新的结构以增大电荷存储电极的表面，所述电荷存储电极为例如凹陷型或立体筒型电极。
对于保证电容器电容量的第一种方法，介电常数分别为3.8和7的氧化物或氮化物用于制造早期的电容器。现在，介电常数在20-25范围内的氧化钽(Ta2O5)广泛用于制作器件尺寸为256Mb及更大的DRAM器件。
对于保证电容的第二种方法，早期利用一种迭层型电容器来制造电容器。但是，随着亚稳多晶硅(MPS)技术的应用，底部电极的表面积可被增大约1.7-2倍。因此，尽管减小了器件的尺寸，但仍可增大电容器的电容。在近来的时间里，利用其中具有MPS晶粒的凹陷型或筒型电容器来确保电容。
但是，在筒型电容器中，MPS晶粒在电极的内壁和外壁上形成，因此就存在这样一个缺陷，即由于在电极外壁上形成的MPS晶粒而在每个相邻的筒之间产生了桥接，从而在每个筒之间引起短路现象。
为解决每个相邻筒之间的电连接，现在已提出了一种方法以通过不同地调整硅层内壁和外壁中的掺杂浓度来减小在电极外壁上形成的MPS晶粒的尺寸。但是，由于相邻单元之间的临界尺寸被急剧减小，因此，在实践中就不可能应用上述方法。为解决上述问题，一种方法是在凹型或筒型电容器的电极内壁上形成MPS晶粒。
参考图1A-1D，图中的剖视图显示了制作传统电容器的一种方法。
在图1A中，常用的制造方法开始于制备布置有一个导电区12如一个源极/漏极区的半导体衬底11。此后，在半导体衬底11上形成一个层间介电(ILD)层13。然后，将衬底11上的ILD层13构图成预定的结构以形成一个接触插塞14。在ILD层13和接触插塞14上形成一个蚀刻阻挡层15和一个牺牲绝缘层16之后，将蚀刻阻挡层15和牺牲绝缘层16构图为另一种预定的结构，从而在接触插塞14之上形成开口17。此时，为增大电容器的电容量，牺牲绝缘层16的高度应较高，因此，所述开口就具有较大的长径比。这样，底部临界尺寸(critical dimension)(BCD)就小于顶部临界尺寸(TCD)。
参考图1B，将一个第一导电层18沉积在牺牲绝缘层16和开口17上。然后，在第一导电层18上形成一个光致抗蚀剂层19直至将开口17完全填满。此处，第一导电层18是双层，以只在第一导电层18的内壁上形成MPS晶粒。这样，第一导电层18的内壁利用一个未掺杂的非晶硅层，而其外部分使用掺杂的非晶硅层。此后，进行化学机械抛光(CMP)处理或回蚀刻处理直至将牺牲绝缘层16的顶表面露出，这样就只在开口17中形成了第一电极18。
在图1C中，在将光致抗蚀剂层19剥离掉之后，通过MPS晶粒生长工艺而在第一电极18的内壁上形成MPS晶粒20。
参考图1D，利用一种浸除工艺将牺牲绝缘层16除去以露出第一电极18。然后，在第一电极18上顺序形成一个介电层21和一个第二电极22。
如上所述，传统筒型电容器利用布置有掺杂和未掺杂非晶多晶硅层的双层式第一电极18，以只在所述筒的内壁上形成MPS晶粒20。
但是，传统筒型电容器具有长径比高的缺点，也就是说，长径比约为19-20。因此，一个单元的临界尺寸可能由于顶部临界尺寸大于底部临界尺寸而受到损害。此外，如图1C中的‘20A’所示的那样，在MPS晶粒生长过程中，所述筒的凹陷区域或底部区域中的MPS晶粒之间会产生合并现象。该合并现象引起了一个严重的问题，即介电层如氧化钽的阶梯覆盖性受到损害。此外，在器件的运行过程中电场集中，从而会增大漏电流，从而最终使击穿电压降低。另外，该合并现象使底部电极即第一电极18的表面减小，从而最终减小了整个电容量。
发明内容
因此，本发明的一个目的是提供一种制作半导体器件中的电容器的方法，以在MPS晶粒生长过程中，在不产生合并现象的情况下保证电容量。
本发明的另一个目的是提供一种其中具有MPS晶粒的电容器以保证电容量，而没有MPS晶粒生长过程中的合并现象，其中，仅在电容器的侧壁上形成MPS晶粒。
本发明的另一个目的是提供一种其中具有第一和第二MPS晶粒的电容器以确保电容量，而没有MPS晶粒生长过程中的合并现象，其中，在底部区域中形成的第二MPS晶粒小于第一MPS晶粒。
根据本发明的一个方面，提供一种制造电容器的方法，包括如下步骤：(a)在半导体衬底上形成一个牺牲绝缘层；(b)将牺牲绝缘层构图为预定的构造以得到开口；(c)在牺牲绝缘层和开口上形成一个第一电极；(d)在第一电极的顶面上形成晶粒生长阻止层；(e)通过化学机械抛光或回蚀刻工艺去除牺牲绝缘层之上的晶粒生长阻止层和第一电极；(f)将晶粒生长阻止层构图为另一种预定的结构以在第一电极的底部区域中保持一个残余的晶粒生长阻止层；(g)执行第一亚稳多晶硅(MPS)晶粒的生长工艺，以使第一MPS晶粒在第一电极的除覆盖有残余晶粒生长阻止层的底部区域之外的内壁上生长；(h)除去残余的晶粒生长阻止层以暴露出第一电极的底部区域；(i)除去包覆第一电极的牺牲绝缘层；(j)在第一电极上形成一个介电层；以及(k)在介电层的顶面上形成一个第二电极。
根据本发明的另一个方面，提供了一种半导体器件中的电容器，该电容器包括：布置有导电区的一个半导体衬底；在除与导电区相连的接触插塞之外的半导体衬底上形成的一个ILD层；在ILD层上形成的一个蚀刻阻挡层；在接触插塞和部分ILD层上形成的一个第一电极，其中，第一MPS晶粒通过使用晶粒生长阻止层形成于除其底部区域之外的第一电极上；在第一电极上形成的一个介电层；以及在介电层上形成的一个第二电极。
根据本发明的另一个方面，提供了一种半导体器件中的电容器，该电容器包括：布置有导电区的一个半导体衬底；在除与导电区相连的接触插塞之外的半导体衬底上形成的一个ILD层；在ILD层上形成的一个蚀刻阻挡层；在接触插塞和部分ILD层上形成的一个第一电极，其中，通过使用晶粒生长阻止层，第一MPS晶粒形成于除其底部区域之外的第一电极上，而第二MPS晶粒形成于其底部区域上，其中第二MPS晶粒的尺寸小于第一MPS晶粒的尺寸；在第一电极上形成的一个介电层；以及在介电层上形成的一个第二电极。
附图说明
参考附图，通过下面对实施例的描述而可明确本发明的其他目的和方面，其中：
图1A-1D为剖视图，显示了形成半导体器件中的电容器的一种传统方法；
图2为一个剖视图，显示了根据本发明第一优选实施例的半导体器件中的电容器；
图3A-3G剖视图，显示了根据本发明第一优选实施的制造半导体器件中的电容器的方法；
图4为一个剖视图，显示了根据本发明第二优选实施例的半导体器件中的电容器；以及
图5A-5G为剖视图，显示了根据本发明第二优选实施的制造半导体器件中的电容器的方法。
具体实施方式
在图2和图3A-3G所示的剖视图中显示了根据本发明第一优选实施例的半导体器件中的一种电容器，以及制造该电容器的方法。
在图2中，一个筒型的电容器包括：一个第一电极38，该第一电极的顶部临界尺寸大于其底部临界尺寸；在除底部区域之外的第一电极38的内壁上形成的亚稳多晶硅(MPS)晶粒40；在第一电极38上形成的一个介电层41；以及在介电层41上形成的一个第二电极42。
此处，第一电极38是双层式的，其中，在第一电极38的内壁上形成有一个不掺杂的非晶硅层，而在第一电极38的外壁上形成有一个掺杂的非晶硅层。第一电极38的底面由一个蚀刻阻挡层35支撑。
此外，第一电极38通过一个接触插塞34而与半导体衬底31的导电区32垂直相连。半导体衬底31是掺杂有杂质的衬底，其中，导电区32是一个杂质掺杂区，例如为晶体管的源极/漏极区。接触插塞34穿过一个层间介电(ILD)层33与导电区32及第一电极38相连。
根据本发明的第一个实施例。亚稳多晶硅(MPS)晶粒40形成于除底部区域之外的第一电极38的内壁侧壁上，从而可充分地保证电容器的电容量。
参考图3A-3G，图中示出了说明根据本发明第一个优选实施而用于形成一个电容器的方法的剖视图。
参考图3A，该制造过程开始于准备一个半导体衬底31，该半导体衬底31具有掺有杂质的导电区32，即源极/漏极区。
然后，在半导体衬底31的顶面上形成一个层间介电(ILD)层33，且利用一个接触掩模将该介电层33构图为一预定的结构以形成一个接触孔。下一步，将一个导电层沉积在包括接触孔在内的整个表面上直至将该接触孔完全充满。随后，利用一种技术例如化学-机械(CMP)工艺和回蚀刻工艺而形成一个接触插塞34，其中，通常将多晶硅插塞或钨插塞用作为接触插塞34。
接触插塞34通常被称作为一个存储节点触头(storage node contact)。在将多晶硅插塞用作为存储节点触头的情况下，随后在多晶硅插塞上形成一个欧姆接触层和一个阻挡层。此处，可利用硅化钛作为欧姆接触层，而可将氮化钛(TiN)作为阻挡层。硅化钛层起到改善多晶硅插塞和第一电极之间的接触电阻的作用。此外，氮化钛层被用作一个扩散阻挡层以阻止多晶硅和第一电极之间的互扩散。
在随后的一个步骤中，随后在层间介电(ILD)层33和接触插塞34上沉积一个蚀刻阻挡层35和一个牺牲绝缘层36。此时，在蚀刻阻挡层35中用的材料相对于牺牲绝缘层36具有蚀刻选择性。特别地，广泛地将一氮化物层用作为蚀刻阻挡层35。牺牲绝缘层36是由从未掺杂的硅酸盐玻璃(USG)、等离子体增强型四乙基原硅酸盐(PETEOS)和低压四乙基原硅酸盐(LPTEOS)组成的组中选择的一种材料制成的。此外，牺牲绝缘层36可制成单层或双层。优选的为：为使电容器的电容量较高，牺牲绝缘层36的高度应较高，例如为15,000-25,000。但是，如果牺牲绝缘层36的高度超过25000，则由于蚀刻装置的限制而不能充分地执行蚀刻过程。因此，所述的高度应在25,000附近。
然后，利用一个掩模将牺牲绝缘层36构图为另一种预定的构造以确定第一电极区。随后，对蚀刻阻挡层35进行蚀刻直至完全露出接触插塞34，从而得到一个开口37。此处，由于牺牲绝缘层36的高度太高，所以开口37的截面是一个翻转的梯形形状。也就是说，顶部临界尺寸大于底部临界尺寸。
在图3B所示的下一个步骤中，在牺牲绝缘层36和开口37上原位沉积一个掺杂的非晶硅层38A和一个未掺杂的非晶硅层38B，其中，非晶硅层38A、38B中的每一个的厚度在约为100-约300的范围内，使得非晶硅层的总厚度在约300-约500的范围内。
然后，在未掺杂的非晶硅层38B上形成一个晶粒生长阻止层39直至将开口37完全填满。晶粒生长阻止层39中所用的材料相对于牺牲绝缘层36具有高蚀刻选择性的特点。例如，在将USG或TEOS作为牺牲绝缘层36的情况下，优选利用旋涂玻璃(SOG)、掺杂硼和磷的硅酸盐玻璃(BPSG)或掺杂磷的硅酸盐玻璃(PSG)。
同时，在利用SOG作为晶粒生长阻止层39的情况下，在未掺杂的非晶硅层38B上形成SOG直至将开口37完全填充满。然后，在约400℃-约500℃范围内的一个温度下对该SOG层进行退火。
在图3C所示的后续步骤中，利用CMP技术或回蚀刻工艺将晶粒生长阻止层39除去。这样就得到第一电极38，其中，所述第一电极电隔离。第一电极38包括掺杂的非晶硅层38A和未掺杂的非晶硅层38B。利用CMP技术或回蚀刻工艺将掺杂的非晶硅层38A和未掺杂的非晶硅层38B除去，使得它们仅残留在开口37中。
如上所述，在CMP或回蚀刻工艺过程中，晶粒生长阻止层39起到阻止将掺杂的和未掺杂的非晶硅层38A、38B除去的作用。
在如图3D所示的下一个步骤中，部分蚀刻残余在开口37中的晶粒生长阻止层39A，籍此剩下的晶粒生长阻止层39B仍以均匀的厚度保留在开口37的底部区域上。此时，利用晶粒生长阻止层39和牺牲绝缘层36之间的蚀刻选择比的差别来执行蚀刻工艺。也就是说，由于牺牲绝缘层36的蚀刻选择比显著小于晶粒生长阻止层39的蚀刻选择比，所以晶粒生长阻止层39的蚀刻过程中，牺牲绝缘层36不会受到损害。此外，由于第一电极38的蚀刻选择比小于晶粒生长阻止层39的蚀刻选择比，所以第一电极也不会受到损害。在本发明的该实施例中，利用以50∶1的比例稀释的氢氟酸溶液对牺牲绝缘层36和晶粒生长阻止层39进行蚀刻。在这种情况下，用于牺牲绝缘层36的TEOS或USG的蚀刻选择比约为1.8/秒。另一方面，PSG、BPSG和SOG的蚀刻选择比分别约为25/秒、15/秒和30/秒。也就是说，晶粒生长阻止层39的蚀刻选择比比牺牲绝缘层36的蚀刻选择比约高8倍。残余的晶粒生长阻止层39B应具有足够的厚度以覆盖在随后的亚稳多晶硅(MPS)晶粒生长工艺过程中发生合并现象的区域。为此目的，在对开口37的顶部和底部临界尺寸进行测量之后，应相对地确定亚稳多晶硅(MPS)晶粒的生长度。换句话说，利用湿化学物质在一湿式浴(wet bath)中对晶粒生长阻止层39进行部分蚀刻，所述湿化学物质例如为以50∶1的比例稀释的HF溶液。可通过调节蚀刻时间来控制残余的晶粒生长阻止层39的厚度。
在图3E所述的下一个步骤中，在除残余晶粒生长阻止层39B之外的未掺杂非晶硅层38B上形成亚稳多晶硅(MPS)晶粒40以增大表面积。MPS晶粒40在约600℃-约650℃范围内的一温度条件下生长以增大其截面积。优选的情况为：应在截面积的增长率在约1.7-约2.0的范围内的条件下执行MPS晶粒的生长工艺。此处，截面积的增长率是指MPS晶粒40生长前的截面积与MPS晶粒40生长后的截面积之间的比率。
在如图3F所示的下一个步骤中，通过蚀刻处理将残余的晶粒生长阻止层39B完全除去。利用牺牲绝缘层36和晶粒生长阻止层39之间的蚀刻选择比之差来执行该蚀刻工艺。这样，牺牲绝缘层36在该蚀刻过程中不会受到损害。然后，将磷掺入未掺杂的非晶硅层38B中以增大硅掺杂剂在未掺杂的非晶硅层38B中的浓度。利用磷化氢(PH3)气体作为反应气体可将磷扩散到未掺杂的非晶硅层38B中。通过该磷掺杂过程，未掺杂非晶硅层38B中的磷浓度在约1×1022/cm3至约5×1022/cm3的范围内。
在如图3G所示的下一个步骤中，利用蚀刻阻挡层35作为蚀刻掩模通过一个浸除(dip-out)工艺将牺牲绝缘层36除去，从而将第一电极38露出。此处，利用湿化学物质例如缓冲氧化蚀刻剂(BOE)和HF来执行该浸除过程。但是，在构造凹陷型第一电极38的情况下，不进行该浸除过程。
最后，在包括有第一电极38的所得件上沉积一介电层41，然后在该介电层41上形成一个第二电极42。介电层41利用氧化过的氮化硅层、氧化钽层、氧化铝层或氧化铪层制成。第二电极42可利用掺杂多晶硅层单层或利用掺杂多晶硅/氮化钛双层来形成。
图4和图5A-5G中所示的剖视图显示了根据本发明第二优选实施例的半导体器件中的电容器及制造该电容器的方法。
在图4中，筒型电容器包括：一个第一电极58，该第一电极的顶部临界尺寸大于其底部临界尺寸；布置有形成在第一电极58的底部区域周围的第二MPS晶粒60B的一个第一区域；布置有第一MPS晶粒60A的一个第二区域，该晶粒的尺寸大于第二MPS晶粒60B的尺寸；在具有第一区域和第二区域的第一电极58上形成的一个介电层61；以及在介电层61上形成的一个第二电极62。第一MPS晶粒60A在除底部区域即第一区域之外的第一电极58的内壁上形成。
第一电极58是双层的，它布置有在第一电极58的内壁上形成的一未掺杂的多晶硅层58B及在第一电极58的外壁上形成的一个掺杂的多晶硅层58A。第一电极58的底面由蚀刻阻挡层55支撑。
此外，第一电极58通过一个接触插塞54与半导体衬底51的导电区52垂直相连。半导体衬底51是掺有杂质的衬底，其中导电区52是一个杂质掺杂区，例如晶体管的源极/漏极区。接触插塞54穿过一个层间介电(ILD)层53与导电区52及第一电极58相连。
根据本发明的第二个实施例，第一电极58包括第一区域和第二区域，其中，第一区域具有足够小的第二MPS晶粒60B以阻止合并现象的发生，且第二区域具有大于第二MPS晶粒60B的尺寸的第一MPS晶粒60A。这样就可得到足够的电容量。也就是说，第一区域的截面积增长率低于第二区域截面积增长率，其中，第一区域的截面积增长率在约1.1-约1.5的范围内，而第二区域的截面积增长率在约1.7-约2.0的范围内。此外，在第一电极58的底部区域中形成的第二MPS晶粒60B足够小以防止合并现象，从而具有良好的介电层61的阶梯覆盖性。
参考图5A-5G，所示的剖视图显示了根据本发明第二实施的制造电容器的方法。
参考图5A，该制造过程开始于准备一个半导体衬底51，该半导体衬底51具有掺有杂质的导电区52，即源极/漏极区。
然后，在半导体衬底51的顶面上形成一个ILD层53，且利用一个接触掩模将该层构图为一预定的结构以形成一个接触孔。下一步，将一个导电层沉积在包括接触孔的整个表面上直至该接触孔被完全填充。随后，利用一种技术例如CMP和回蚀刻工艺来形成一个接触插塞54，其中，通常将多晶硅插塞或钨插塞用作接触插塞54。
接触插塞54通常被称作存储节点触头。在将多晶硅插塞用作存储节点触头的情况下，随后在多晶硅插塞上形成一个欧姆接触层和一个阻挡层。此处，可将硅化钛用作欧姆接触层，且可将氮化钛(TiN)用作阻挡层。硅化钛层起到改善多晶硅插塞和第一电极之间的接触电阻的作用。此外，氮化钛层被用作一个阻止多晶硅和第一电极之间的互扩散的扩散阻挡层。
在随后的一个步骤中，随后在ILD层53和接触插塞54上沉积一个蚀刻阻挡层55和一个牺牲绝缘层56。此时，在蚀刻阻挡层55中使用的材料相对于牺牲绝缘层56具有蚀刻选择性。特别地，广泛地将氮化物层用作蚀刻阻挡层55。牺牲绝缘层56由选自USG、PETEOS和LPTEOS组成的组的一种材料制成。此外，牺牲绝缘层56可制成单层或双层。优选的情况为：为使电容器的电容量较高，牺牲绝缘层56的高度应较高，例如为15,000-25,000。但是，如果牺牲绝缘层56的高度超过25,000，则由于蚀刻装置的限制而不能充分地执行蚀刻工艺。因此，所述的高度应在25,000附近。
然后，利用一个掩模将牺牲绝缘层56构图为另一个预定的构造以确定第一电极区。随后，对蚀刻阻挡层55进行蚀刻直至完全露出接触插塞54，从而得到一个开口57。开口57被称为凹陷图形(concave pattern)。此处，由于牺牲绝缘层56的高度太高，开口57的截面是一个翻转的梯形形状。也就是说，顶部临界尺寸大于底部临界尺寸。
在图5B所示的下一个步骤中，在牺牲绝缘层56和开口57上原位沉积一个掺杂的非晶硅层58A和一个未掺杂的非晶硅层58B，其中非晶硅层58A、58B中的每一个的厚度在约100-约300的范围内，使得非晶硅层的总厚度在约300-约500的范围内。
然后，在未掺杂的非晶硅层58B上形成一个晶粒生长阻止层59直至将开口57完全填满。晶粒生长阻止层59中所用的材料相对于牺牲绝缘层56具有高蚀刻选择性的特点。例如，在将USG或TEOS用作牺牲绝缘层56的情况下，优选利用SOG、BPSG或PSG。
同时，在利用SOG作为晶粒生长阻止层59的情况下，在未掺杂的非晶硅层58B上形成SOG直至将开口57完全填充。然后，在约400℃-约500℃范围内的一个温度下对该SOG层进行退火。
在图5C所示的后续步骤中，利用CMP技术或回蚀刻工艺将晶粒生长阻止层59除去。这样就得到第一电极58，其中它们是电隔离的。第一电极58包括掺杂的非晶硅层58A和未掺杂的非晶硅层58B。利用CMP技术或回蚀刻工艺将掺杂的非晶硅层58A和未掺杂的非晶硅层58B除去，使得其只在开口57中得以保留。
如上所述，在CMP或回蚀刻工艺过程中，晶粒生长阻止层59起到阻止将掺杂的和未掺杂的非晶硅层58A、58B除去的作用。
在如图5D所示的下一个步骤中，将残余在开口57中的晶粒生长阻止层59A部分蚀刻掉，籍此剩下的晶粒生长阻止层59B仍以均匀的厚度保持在开口57的底部区域上。此时，利用晶粒生长阻止层59和牺牲绝缘层56之间的蚀刻选择比之差来执行蚀刻工艺过程。也就是说，由于牺牲绝缘层56的蚀刻选择比显著小于晶粒生长阻止层59的蚀刻选择比，所以在晶粒生长阻止层59的蚀刻过程中，牺牲绝缘层56不会受到损害。此外，由于第一电极58的蚀刻选择比小于晶粒生长阻止层59的蚀刻选择比，所以第一电极也不会受到损害。
残余的晶粒生长阻止层59B应具有覆盖在后来的MPS晶粒生长过程中可能发生合并现象的区域的厚度。为此，在对顶部和底部临界尺寸进行测量之后，应相对地确定MPS晶粒生长的程度。换句话说，在一种湿式浴中利用湿化学物质对晶粒生长阻止层59进行部分蚀刻，所述浸润化学物质为例如以50∶1的比例稀释的HF酸溶液。可通过调节蚀刻时间来控制残余的晶粒生长阻止层59的厚度。
在图5E所示的下一个步骤中，在第一电极58的内壁上形成第一MPS晶粒60A。也就是说，在未掺杂的非晶硅层58B的表面上形成第一MPS晶粒60A。此处，除覆盖有残余晶粒生长阻止层59B的底部区域之外的未掺杂非晶硅层58B的内壁区域要远宽于覆盖有残余晶粒生长阻止层59B的底部区域。
为增大截面面积，第一MPS晶粒60A在约600℃-约650℃的温度范围条件下生长。优选地，应在下述条件下执行MPS晶粒生长过程，该条件即截面积的增长率在约1.7-约2.0的范围内。
然后，将磷掺入未掺杂的非晶硅层58B中以增大未掺杂非晶硅层58B中的硅掺杂剂浓度。利用磷化氢气体作为反应气体可将磷扩散到未掺杂的非晶硅层58B中。通过上述的磷掺杂过程，未掺杂非晶硅层58B中的磷浓度在约1×1022/cm3至约5×1022/cm3的范围内。
在如图5F所示的下一个步骤中，利用保护层56和残余晶粒生长阻止层59B之间的蚀刻选择比之差将残余的晶粒生长阻止层59B除去。这样，保护层56在该蚀刻过程中不会受到损害。此蚀刻过程在利用HF溶液的湿式浴中进行。
然后，在第一电极58的底部区域上形成第二MPS晶粒60B。在第二MPS晶粒60B生长的同时，第一MPS晶粒不再生长，因为磷化氢气体已高浓度地掺到其中。因此，只在剥离残余的晶粒生长阻止层59B的底部区域上形成第二MPS晶粒60B。由于底部区域的宽度比顶部区域的宽度要窄，所以必需适当地控制工艺条件以阻止MPS晶粒之间的合并现象。也就是说，在温度在约600℃-约610℃的范围内、以及截面积增长率在约1.1-约1.5的范围内的条件下执行MPS晶粒生长工艺。对第一MPS晶粒60A和第二MPS晶粒60B进行比较，第二MPS晶粒60B的截面积增长率小于第一MPS晶粒60A的增长率。
在MPS晶粒的生长过程中，分别进行一引晶工艺(seeding process)和一退火工艺。此时，在同样的引晶工艺中，随着退火时间增加，截面积的增长率增加，反之亦然。在同样的退火工艺中，引晶工艺进行程度越大，截面积的增长率越小。
因此，为增大第一MPS晶粒60A而非第二MPS晶粒60B的截面积增长率，在相同引晶工艺情况下，第一MPS晶粒生长工艺过程中的退火时间应比第二MPS晶粒生长工艺长。此外，在同样的退火工艺情况下，第一MPS晶粒生长工艺过程中的引晶工艺进行的程度要比第二MPS晶粒生长工艺小。
然后，将磷掺入生长有第二MPS晶粒60B的未掺杂非晶硅层58B中，以增大未掺杂非晶硅层58B中的硅掺杂剂浓度。利用磷化氢气体作为反应气体可将磷扩散到未掺杂的非晶硅层58B中。通过该磷掺杂过程，未掺杂非晶硅层38B中的磷浓度在约1×1022/cm3至约5×1022/cm3的范围内。
在如图5G所示的下一个步骤中，利用蚀刻阻挡层55作为蚀刻掩模通过一个浸除工艺将牺牲绝缘层56除去，从而将第一电极58露出。此处，利用湿化学物质例如BOE和HF来执行该浸除过程。但是，在构制凹陷型第一电极58的情况下，不进行该浸除工艺。
最后，在包括第一电极58的整个表面上沉积一个介电层61，然后在该介电层61上形成一个第二电极62。介电层61采用氧化的氮化硅层、氧化钽层、氧化铝层或氧化铪层。第二电极62可利用掺杂多晶硅层单层或利用掺杂多晶硅/氮化钛双层来形成。
在本发明中，在600℃之上的温度下进行MPS晶粒生长工艺。这样，就不适宜利用有机材料即光致抗蚀剂层来作为晶粒生长阻止层，因为光致抗蚀剂层不能承受高于300℃的高温处理。此外，还存在这样一个问题，即有机材料例如光致抗蚀剂层会对晶片造成污染。
根据上述发明内容，MPS晶粒是在电容器结构的内壁上形成的，从而增大了器件尺寸为1.5μm及以下的动态随机存取存储器(DRAM)中电容器的电容。此外，可以因阻止了合并现象而得到优化的电容器截面积，从而改进了介电层的阶梯覆盖性且降低了漏电流和击穿电压。
虽然只参考特定的优选实施而对本发明进行了描述，但在不脱离由所附权利要求所限定的发明实质和范围的情况下，可作其他的变更和变化。
Claims (17)
1.一种电容器制造方法，包括步骤：
(a)在半导体衬底上形成一个牺牲绝缘层；
(b)将牺牲绝缘层构图为预定的结构以得到开口；
(c)在牺牲绝缘层和开口上形成一第一电极；
(d)在第一电极的顶面上形成一个晶粒生长阻止层；
(e)通过化学机械抛光或回蚀刻工艺去除牺牲绝缘层之上的晶粒生长阻止层和第一电极；
(f)将晶粒生长阻止层构图为另一种预定的结构以在第一电极的底部区域中保持一个残余的晶粒生长阻止层；
(g)进行一第一亚稳多晶硅MPS晶粒生长工艺，以使第一亚稳多晶硅晶粒在第一电极的除覆盖有残余晶粒生长阻止层的底部区域外的内壁上生长；
(h)除去残余的晶粒生长阻止层以暴露出第一电极的底部区域；
(i)除去包覆第一电极的牺牲绝缘层；
(j)在第一电极上形成一介电层；以及
(k)在介电层的顶面上形成一个第二电极。
2.根据权利要求1所述的方法，其中，每个开口具有顶部临界尺寸大于底部临界尺寸的一个轮廓。
3.根据权利要求1所述的方法，在步骤(h)之后还包括进行一个第二亚稳多晶硅晶粒生长工艺的步骤，以使第二亚稳多晶硅晶粒在覆盖有残余的晶粒生长阻止层的第一电极底部区域上生长，其中，第二亚稳多晶硅晶粒的尺寸小于第一亚稳多晶硅晶粒的尺寸。
4.根据权利要求3所述的方法，其中，在下述条件下进行第二亚稳多晶硅晶粒的生长工艺，即第二亚稳多晶硅晶粒生长工艺中截面积的增长率小于第一亚稳多晶硅晶粒生长工艺中的截面积的增长率。
5.根据权利要求4所述的方法，其中，在下述条件下执行第一亚稳多晶硅晶粒的生长工艺，即截面积的增长率在约1.7至约2.0的范围内；并在下述条件下执行第二亚稳多晶硅晶粒的生长工艺，即截面积的增长率在约1.1至约1.5的范围内。
6.根据权利要求4所述的方法，其中，第一亚稳多晶硅晶粒生长的退火时间比第二亚稳多晶硅晶粒生长的退火时间长。
7.根据权利要求4所述的方法，其中，与第二亚稳多晶硅晶粒生长相比，更少地进行用于第一亚稳多晶硅晶粒生长的引晶工艺。
8.根据权利要求1所述的方法，其中，晶粒生长阻止层的蚀刻选择比高于牺牲绝缘层的蚀刻选择比。
9.根据权利要求2所述的方法，其中，牺牲绝缘层由选自等离子体增强型四乙基原硅酸盐PETEOS、低压四乙基原硅酸盐LPTEOS和未掺杂的硅酸盐玻璃USG组成的组中的一种材料制成，晶粒生长阻止层包括选自旋涂玻璃SOG、掺杂有硼和磷的硅酸盐玻璃BPSG和掺杂有磷的硅酸盐玻璃PSG组成的组中的一种材料。
10.根据权利要求1所述的方法，其中，利用以50∶1的比例稀释的氢氟酸HF溶液来执行步骤(f)。
11.根据权利要求1所述的方法，其中，步骤(c)包括步骤：
(c1)在层间介电层和开口上形成一个掺杂非晶硅层；以及
(c2)在该掺杂硅层上形成一个未掺杂的非晶硅层。
12.根据权利要求1所述的方法，在步骤(g)之后还包括一个将杂质掺入第一电极中的步骤。
13.根据权利要求12所述的方法，其中，所述杂质是磷。
14.一种半导体器件中的电容器，包括：
设置有导电区的一个半导体衬底；
在除与导电区相连的接触插塞之外的半导体衬底上形成的一个层间介电层；
在层间介电层上形成的一个蚀刻阻挡层；
在接触插塞和部分层间介电层上形成的一个第一电极，其中，第一亚稳多晶硅晶粒通过使用晶粒生长阻止层形成于除其底部区域之外的第一电极上；
在第一电极上形成的一个介电层；以及
在介电层上形成的一个第二电极。
15.根据权利要求14所述的电容器，其中，第一电极具有顶部区域的宽度大于底部区域的宽度的轮廓。
16.一种半导体器件中的电容器，包括：
设置有导电区的一个半导体衬底；
在除与导电区相连的接触插塞外的半导体衬底上形成的一个层间介电层；
在层间介电层上形成的一个蚀刻阻挡层；
在接触插塞和部分层间介电层上形成的一个第一电极，其中，通过使用晶粒生长阻止层，第一亚稳多晶硅晶粒形成于除其底部区域之外的第一电极上，且第二亚稳多晶硅晶粒形成于其底部区域上，其中，第二亚稳多晶硅晶粒的尺寸小于第一亚稳多晶硅晶粒的尺寸；
在第一电极上形成的一个介电层；以及
在介电层上形成的一个第二电极。
17.根据权利要求16所述的电容器，其中，第一电极具有顶部区域的宽度大于底部区域的宽度的轮廓。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR56445/02 | 2002-09-17 | ||
| KR56445/2002 | 2002-09-17 | ||
| KR10-2002-0056445A KR100477807B1 (ko) | 2002-09-17 | 2002-09-17 | 캐패시터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1484293A CN1484293A (zh) | 2004-03-24 |
| CN1269202C true CN1269202C (zh) | 2006-08-09 |
Family
ID=31987459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB021608830A Expired - Fee Related CN1269202C (zh) | 2002-09-17 | 2002-12-31 | 电容器及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6946356B2 (zh) |
| KR (1) | KR100477807B1 (zh) |
| CN (1) | CN1269202C (zh) |
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-
2002
- 2002-09-17 KR KR10-2002-0056445A patent/KR100477807B1/ko not_active IP Right Cessation
- 2002-12-12 US US10/316,898 patent/US6946356B2/en not_active Expired - Fee Related
- 2002-12-31 CN CNB021608830A patent/CN1269202C/zh not_active Expired - Fee Related
-
2005
- 2005-08-11 US US11/201,306 patent/US7595526B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040053474A1 (en) | 2004-03-18 |
| KR100477807B1 (ko) | 2005-03-22 |
| US7595526B2 (en) | 2009-09-29 |
| US6946356B2 (en) | 2005-09-20 |
| KR20040025966A (ko) | 2004-03-27 |
| CN1484293A (zh) | 2004-03-24 |
| US20050269618A1 (en) | 2005-12-08 |
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| SE01 | Entry into force of request for substantive examination | ||
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