KR100252211B1 - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

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Abstract

본 발명은 커패시터의 대전면적을 늘려 정전용량을 증가시킬 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.
본 발명은 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막에 상기 반도체기판의 소정영역이 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀을 매몰시키며 상기 절연막 상부로 소정 두께를 갖는 제 1 도체막을 형성하는 단계; 상기 제 1 도체막 상에 오존 테오스 USG막을 형성하는 단계; 상기 콘택홀을 커버하며 상기 제 1 도체막 상에 오존 테오스 USG막 패턴을 형성하는 단계; 상기 오존 테오스 USG막 패턴을 표면처리하는 단계; 상기 표면처리된 오존 테오스 USG막 패턴 상에 제 2 도체막을 형성하는 단계; 상기 오존 테오스 USG막 패턴 측벽에 제 2 도체막 스페이서가 형성되도록 상기 제 2 도체막 전면을 에치백하는 단계; 및 커패시터의 하부전극이 형성되도록 상기 에치백을 통하여 노출된 상기 오존 테오스 USG막 패턴을 습식식각으로 제거하는 단계;를 구비하여 이루어진다.
따라서, 반도체장치의 입체적 구조나 HSG 구조의 형성없이 간편하게 하부전극의 표면적을 넓혀 큰 정전용량을 가질 수 있는 반도체장치의 커패시터를 제공할 수 있는 효과가 있다.

Description

반도체장치의 커패시터 제조방법{Method for forming a capacitor of semiconductor device}
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 커패시터의 대전면적을 늘려 정전용량을 증가시킬 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.
반도체장치의 일반적인 소자 고집적화 경향에 따라 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리장치보다 정교해지고, 소자의 크기는 더욱 작아지고 있다. 따라서, 칩의 평면상의 면적은 메모리 용량과 비교해서 작아지고, 이러한 평면상 면적의 축소로 인한 기능상의 문제점을 보완하기 위해 상대적으로 칩구조의 높이는 증가하고 있다.
일반적으로 회로망에서 소자가 정상적인 기능을 발휘하기 위해서는 소자 자체에 인가되는 전압이나 용량은 일정한 값으로 유지되어야 한다. 소자의 평면상 면적의 감소에도 불구하고 소자의 기능을 유지하기 위해서는 소자가 작동하는 전압범위나 정전용량은 소자의 크기 감소에도 불구하고 유지되거나, 소자크기의 감소에 비해 상대적으로 조금만 감소해야 한다. 결국, 할당된 좁은 평면에서 소자의 기능을 유지하기 위해 소자의 구성은 더욱 복잡해지는 경향을 가지게 된다.
특히, 하나의 트랜지스터와 하나의 커패시터로 단위 셀이 구성되는 DRAM에서 정보를 저장하는 커패시터의 구조는 많은 변화를 격고 있다.
예를 들면, 1M DRAM에서는 커패시터는 평면적 구조에 실리콘 산화막질의 유전체를 많이 채택했다. 그리고, 4M DRAM에서는 스택트(Stacked) 구조에 실리콘 산화막과 실리콘 질화막을 교대로 적층한 O-N-O 구조를 유전체로, 16M DRAM에서는 스택트 구조에 질화막과 산화막을 적층한 N-O 구조를 유전체로, 64M DRAM에서는 실린더 구조에 N-O 구조를 유전체로 채택하거나, 스택트 구조에 헤미스페리컬 그레인(HemiSpherical Grained : 이하 'HSG'라 한다)을 형성시켜 N-O 유전체를 채택했다. 그 이상의 256M DRAM이나 1G DRAM에서도 스택트 구조, 실린더 구조, COB(Capacitor On Bit Line) 구조와 같은 3차원 구조에 헤미스페리컬 그레인을 형성시키는 과정을 수행하고 유전체로 강유전체를 채택하는 형태로 연구가 이루어지고 있다.
커패시터의 구조는 기본적으로 두 개의 전극 사이에 유전체 박막이 삽입되어 있는 구조를 이루고 있으며, 그 용량은 유전체의 유전율과 서로 대향된 전극의 면적에 비례하고 전극간의 간격 즉, 유전체의 두께에 반비례한다.
그런데, 반도체장치의 제조에서 유전체 박막으로 사용할 수 있는 물질로는 일반적인 실리콘 산화막과 실리콘 질화막이 있으며, 반도체장치에서는 이들의 단일막이나 이들 막을 조합하여 사용하고 있다. 그리고, 최근에는 정전용량을 늘리기 위해 질화막에 비해 3배 내지 4배 큰 유전율을 가진 탄탈륨 산화물(Ta2O5) 등의 강유전체가 개발되어 사용되고 있다.
그러나, 단기적으로는 DRAM에서 사용될 수 있는 재료는 어느 정도 한정된 것이고, 그 두께를 줄이는 것도 공정기술상의 한도가 있으므로, 반도체장치 제조에서 적정한 정전용량을 유지하기 위해 주로 연구되는 것은 서로 대향하는 전극의 표면적을 증가시키는 방법이다. 반도체장치에서 실제로 사용되고 있는 커패시터의 변화 추세도 이러한 점에 주안점을 두고있다.
상기 전극의 면적을 증가시키는 하나의 방법으로는, 종래의 평면적인 형태의 커패시터 전극을 입체적으로 높이 형성하거나, 전극의 표면을 요철형상이 되도록 하여 표면적을 증가시키는 3차원적 구조의 하부전극을 개발하는 방법이 있다. 스택트 구조, 트렌치(trench) 구조, 실린더 구조, COB 구조 등이 모두 이런 예가 된다.
그런데, 이러한 하부전극의 개발은 시간적인 측면에서 유리하나, 정밀한 다수 단계의 가공공정을 거쳐야 하는 것이 일반적이다. 따라서, 많은 경우에 공정의 복잡성으로 인한 비용의 증가와, 디자인 룰(Design Rule)의 한계로 실질적 적용가능성에 대한 회의적인 평가가 있었다. 또한 극히 고도로 집적화된 반도체장치에서는 이들 3차원 구조를 이용하더라도 충분하고 안정된 정전용량의 확보가 어렵다는 문제도 있었다.
반도체장치에서 커패시터의 전극면적을 늘리기 위한 다른 방법으로 HSG 형성과 같은 물질의 자체성질을 이용하는 방법이 있다. HSG 형성공정은, 와타나베 등이 제안한 것으로(참조문헌 : SSDM '92, pp. 422 - 424, "Hemispherical Grained Silicon Formation on In-Situ Porous Doped Amorphous-Si Using The Seeding Method", H. Watanabe. et al.), 실리콘의 결정과 비결정 상태의 전이범위 온도영역에서 실리콘의 이동(Migration)에 의해 표면에너지가 가장 안정된 형태인 헤미스페리컬한 모양의 구역을 형성하는 현상을 이용한 공정이다. 상기 HSG 형성공정은 표면 반응성이 강한 실리콘계 가스(Si2H6, SiH4)나 전극을 이루는 막중의 실리콘이 전극 표면의 구조상의 이상부위나 일부 증착입자를 핵(Seed)으로 각각의 이상부위 주변에 반구형으로 돌출된 모양의 구역을 형성하는 성질에 의해 전극 표면이 다수의 돌기를 가진 거친 표면으로 형성되어 전극의 표면적을 증가시킨다.
그러나, 이러한 HSG를 이용하는 방법도 다음과 같은 문제점을 가지고 있다.
첫째, 커패시터의 하부전극이 불순물로 도핑되어 있을 때, HSG의 크기가 증가할 수록 하부전극에서 밖으로 확산되는 불순물이 충분하지 않기 때문에 정전용량이 감소한다. 또한, 이러한 문제를 해결하기 위해 염화포스포릴(POCl3)침적에 의해 하부전극을 강제로 도핑시킬 경우에는 오산화인(P2O5)막이 형성되어 습식식각이 필요하다. 그리고, 습식식각은 다시 HSG 돌기를 일부 마모시켜 표면적 증가의 효과가 반감된다. 이온주입으로 불순물을 주입하는 경우에도 충격에 의해 돌기가 마모되는 문제가 있다.
둘째, 웨이퍼에 하부전극의 베이스(Base)를 형성한 후, 전극표면에 HSG를 형성할 때 전극표면 외에도 하부전극들 사이의 공간에 HSG가 형성되어 전극이 서로 브리지되는 문제점이 있다. 이러한 하부전극들 사이의 브리지를 끊기 위한 추가공정 즉, 건식식각이 필요하다. 이때, 전극표면의 HSG 자체도 식각되므로 전극의 표면적증가 효과는 반감된다.
셋째, 선택적 HSG 형성공정을 제외한 저압화학기상증착(LPCVD)을 이용한 HSG 형성공정에서는 HSG가 웨이퍼 뒷면까지 형성되므로 후속 공정에서 파티클로 작용할 가능성이 많고, 이를 제거하기 위한 전면코팅과 습식식각 및 코팅제거 등의 공정이 추가되어야 한다.
넷째, HSG 형성공정에서 가장 문제가 되는 것은 공정마진이 적은 것이다. 즉, 비정질 실리콘에서 폴리실리콘으로 이행되는 전이온도 영역에서 HSG의 형성이 이루어지므로 상기 HSG는 온도조절에 대한 민감성이 커서 웨이퍼와 웨이퍼 혹은 런(Run)과 런 사이에서 재현성이 떨어진다.
이상, 기존의 반도체장치에 사용되는 커패시터 제조방법의 문제를 해결하고 좁은 평면에 더 큰 정전용량을 가진 커패시터를 제조하는 것이 계속적인 문제가 되고 있다.
본 발명의 목적은, 전극의 표면적을 증가시켜 커패시터의 정전용량을 향상시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는 데 있다.
도1 내지 도6은 본 발명에 따른 반도체장치의 커패시터 제조방법의 제 1 실시예를 설명하기 위한 공정 단면도들이다.
도7 내지 도12는 본 발명에 따른 반도체장치의 커패시터 제조방법의 제 2 실시예를 설명하기 위한 공정 단면도들이다.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11 : 콘택홀
12, 12' : 층간절연막 13 : 제 1 도체막
13a : 제 1 도체막 패턴 14 : 오존 테오스 USG막
14a : 오존 테오스 USG막 패턴 15 : 틈새
16 : 제 2 도체막 16a : 제 2 도체막 스페이서
17 : 스폰지 구조 21 : 산화막
21 : 산화막 패턴 27 : 도체돌기
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터 제조방법은, 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막에 상기 반도체기판의 소정영역이 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀을 매몰시키며 상기 절연막 상부로 소정 두께를 갖는 제 1 도체막을 형성하는 단계; 상기 제 1 도체막 상에 오존 테오스 USG막(O3TEOS USG)을 형성하는 단계; 상기 콘택홀을 커버하며 상기 제 1 도체막 상에 오존 테오스 USG막 패턴을 형성하는 단계; 상기 오존 테오스 USG막 패턴을 표면처리하는 단계; 상기 표면처리된 오존 테오스 USG막 패턴 상에 제 2 도체막을 형성하는 단계; 상기 오존 테오스 USG막 패턴 측벽에 제 2 도체막 스페이서가 형성되도록 상기 제 2 도체막 전면을 에치백(Etch Back)하는 단계; 및 커패시터의 하부전극이 형성되도록 상기 에치백을 통하여 노출된 상기 오존 테오스 USG막 패턴을 습식식각으로 제거하는 단계;를 구비하여 이루어진다.
상기 오존 테오스 USG막을 형성한 후 상기 오존 테오스 USG막 상에 별도의 치밀한 산화막을 형성하는 공정을 더 추가할 수 있다.
상기 별도의 치밀한 산화막은 제 2 도체막 전면을 에치백한 후 오존 테오스 USG막 패턴을 습식식각으로 제거하는 단계에서 함께 제거할 수 있다.
상기 오존 테오스 USG막 패턴의 형성에 의해 노출된 상기 제 1 도체막은 상기 오존 테오스 USG막 패턴을 표면처리 하는 단계에서 제거될 수 있다.
상기 오존 테오스 USG막 패턴의 형성에 의해 노출된 상기 제 1 도체막은 상기 오존 테오스 USG막 패턴의 표면처리 단계를 거친 후에 독립적인 식각과정에 의해 제거될 수 있다.
상기 제 1 도체막은 불순물을 포함하는 폴리실리콘 혹은 비정질 실리콘으로 이루어지는 것이 바람직하다.
상기 하부전극이 형성된 후에 유전체로서 탄탈륨 산화물과 같은 강유전체막을 형성시킬 수 있다.
상기 오존 테오스 USG막을 제거하는 대신에 그 자체를 유전체로 사용하고 그 위에 상부전극을 형성하여 커패시터를 형성할 수 있다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도1 내지 도6은 본 발명에 따른 반도체장치의 커패시터 제조방법의 제 1 실시예를 설명하기 위한 공정 단면도들이다.
먼저 도1을 참조하면, 반도체기판(10) 상에 층간절연막(12, 12')을 형성한 후 상기 반도체기판(10)의 소정 영역이 노출되도록 상기 층간절연막(12, 12')내에 콘택홀(11)을 형성한다. 이어서 상기 콘택홀(11)을 매몰시키며 상기 층간절연막(12, 12') 상부로 제 1 도체막(13)을 형성한 후 연속하여 오존 테오스 USG막(14)을 형성한다.
상기 제 1 도체막(13)은 불순물이 첨가된 폴리실리콘, 비정질 실리콘, 실리사이드(Silicide) 또는 금속재질일 수 있다. 상기 제 1 도체막(13)의 두께는 대개 500Å 내지 5,000Å이며, 상기 오존 테오스 USG막(14)의 두께는 500Å 내지 10,000Å이다.
상기 오존 테오스 USG막(14)은 도1에서 보는 바와 같이 표면에 다수의 틈새(15)을 가지고 있으며, 그 표면은 거칠다.
본 발명은 이와 같은 다수의 틈새(15)와 거칠은 표면을 갖는 상기 오존 테오스 USG막(14)의 특성을 이용한다. 상기 오존 테오스 USG막(14)은 1% 이상의 고농도 오존환경에서 소오스 가스로 테오스(TEOS : Tetraethylorthosilicate)를 사용함으로써 형성한다.
이하 본 발명의 이해를 위해 오존 테오스 USG막(14)의 특성, 특히 하지막 의존성에 대해 상세히 설명하기로 한다.
반도체장치의 제조에 있어서 가장 빈번히 이루어지는 공정의 하나가 산화막 형성공정이다. 상기 산화막 형성은 확산공정과 증착공정을 통해 주로 이루어진다. 상기 증착공정에서는 소오스(Source) 가스로 실란(SiH4)을 사용하는 경우가 많으나 상기 반도체장치가 점차 고집적화됨에 따라 유기 실리콘 소오스인 테오스를 사용하게 되었다.
상기 테오스는 현재 700℃ 정도의 고온으로 로(爐)나 챔버의 벽체를 가열하는 핫월(Hot Wall)방식의 저압 화학기상증착(LPCVD)방법의 소오스 가스로 사용되고 있으며, 상대적으로 저온인 400℃ 전후에서는 오존을 첨가가스로 사용하는 상압 화학기상증착(APCVD) 또는 준 상압 화학기상증착방법의 소오스 가스로 사용되고 있다. 상기 상압 화학기상증착에 의한 산화막 형성공정은 테오스와 오존을 대기압에서 반응시켜 실리콘 산화막을 형성시키는 것으로, 종래 산소를 사용하던 것에 비해 반응온도를 700℃에서 400℃로 낮출 수 있다.
그러나 상기 오존 테오스 USG막(14)은 상기 오존 테오스 USG막(14)이 형성되는 하지막의 재질 및 형성방법에 따라 증착속도 및 표면상태와 같은 그 특성이 달라지는 하지막에 대한 의존성이 크다.
여기서 상기 하지막이란 상기 오존 테오스 USG막(14)이 형성되는 하부막을 지칭하며 단일한 평면이나 단일한 재질일 필요는 없다.
일반적으로 고농도의 오존환경에서 테오스 USG막을 증착시키는 경우, 증착되는 오존 테오스 USG막은 지극히 현저한 하지막 의존성을 갖게 된다.
따라서 상기 오존 테오스 USG막(14)는 공정온도를 낮출 수 있다는 등의 여러 가지 장점으로 인하여 사용의 필요성이 늘고 있으나, 상기 하지막 의존성은 큰 단점으로 생각되어, 반도체장치 제조공정에서는 이를 줄이기 위한 대책이 다각적으로 강구되고 있다. 그 예로서, 오존농도를 1% 이하로 낮추는 방법, 하지막의 플라즈마 처리 및 하지막 의존성이 적은 막으로 매개막을 형성시키는 방법 등을 들 수 있다.
본 발명에서는 하지막에 대한 플라즈마 처리 없이 고농도의 오존 분위기에서 오존 테오스 USG막을 형성하는 경우, 열산화막 위에서는 증착속도가 낮지만 치밀한 구조의 막질로 형성되고, 폴리실리콘막이나 비정질 실리콘막, 혹은 플라즈마 인가 증착막 위에서는 높은 증착속도를 가지나 내부의 공극과 거친 표면을 가지는 막질로 형성되는 오존 테오스 USG막의 하지막 의존 특성을 이용한다.
도2를 참조하면, 상기 오존 테오스 USG막(14)을 사진식각공정을 이용하여 하부전극 패턴에 해당하는 오존 테오스 USG막 패턴(14a)을 형성한다. 상기 식각공정은 이방성식각을 이용한다. 이때 오존 테오스 USG막(14)과 함께 제 1 도체막(13)도 식각되어 하부전극 패턴으로 형성될 수 있을 것이다.
도3을 참조하면, 상기 오존 테오스 USG막 패턴(14a)을 소정의 식각액으로 표면처리하여 오존 테오스 USG막(14)의 거친 표면에 있는 틈새(15)을 확장한다. 따라서, 상기 오존 테오스 USG막(14)은 스폰지와 같이 상기 틈새(15)를 따라 내부에 공극이 연결되어 에어 브리지(Air Bridge) 구조를 형성한다.
즉, 상기 식각액에 의한 표면처리에 의해 상기 오존 테오스 USG막(14)의 거친 표면과 상기 틈새(15)를 통해 식각액이 내부로 침투하여 내부 공극을 습식식각함으로써 상기 틈새(15) 및 공극이 확장되어 에어 브리지의 구조를 형성한다. 상기 에어 브리지 구조는 표면처리 조건을 변경함으로써 조절할 수 있다.
도4를 참조하면, 에어 브리지 구조를 가지는 오존 테오스 USG막 패턴(14a)를 포함하는 웨이퍼 전면에 제 2 도체막(16)을 형성한다.
이 과정에서 웨이퍼 상부 및 에어 브리지내에도 제 2 도체막질이 형성되어 결국 제 2 도체막질로 이루어진 에어 브리지 구조를 이루게 된다. 이때 제 2 도체막질로 이루어진 에어 브리지 구조는 공정 조건들인 각 공정가스의 공급량과 밀도, 공정온도, 공정시간 및 플라즈마의 인가여부 등을 변경함으로써 조절할 수 있다.
도5를 참조하면, 상기 제 2 도체막(16)을 에치백하여 상기 오존 테오스 USG막 패턴(14a)이 드러나도록 한다.
이때 상기 오존 테오스 USG막 패턴(14a) 측벽에는 제 2 도체막 스페이서(16a)가 형성되고, 또한 제 1 도체막(13)도 식각된다.
도6을 참조하면, 상기 오존 테오스 USG막 패턴(14a)을 습식식각하여 상기 제 2 도체막 스페이서(16a) 내부에 제 2 도체막질의 스폰지 구조(17)를 형성한다.
즉, 에어 브리지 구조에서 적정한 식각액을 사용하여 제 2 도체막질을 제외한 상기 오존 테오스 USG막 패턴(14a)만 제거한다.
이로써 하부전극의 형성이 완료되며, 하부전극은 전체적으로 실린더 구조를 취하고 있으면서, 실린더 내부로는 도체막질의 스폰지 구조(17)가 형성되어 있다. 이들 스폰지 구조(17)는 복잡하게 서로 연결되어 있으므로 커패시터의 하부전극의 표면적을 늘려 정전용량을 증가시키게 된다.
이어서 상기 스폰지 구조(17)를 포함하는 하부전극 상에 유전막과 상부전극으로 도체막을 순차적으로 형성하여 커패시터를 완성한다.
또한 도5와 같이 드러난 오존 테오스 USG막 패턴(14a)을 제거하지 않고 웨이퍼 전면에 유전막을 형성시키고 그 위로 연속하여 상부전극으로 도체막을 형성시켜 커패시터를 완성시킬 수 있다.
이상 도1 내지 도6을 참조하여 설명한 제 1 실시예에서는 스폰지 구조(17)의 도체막질이 커패시터의 정전용량을 증가시킬 수 있다.
도7 내지 도12는 본 발명에 따른 반도체장치의 커패시터 제조방법의 제 2 실시예를 설명하기 위한 공정 단면도들이다.
상기 제 2 실시예의 도면부호는 제 1 실시예와 비교하여 동일한 구성요소이면 동일한 도면부호를 부여한다.
먼저 도7을 참조하면, 반도체기판(10) 상에 층간절연막(12, 12')을 형성한 후 상기 반도체기판(10)의 소정 영역이 노출되도록 상기 층간절연막(12, 12')내에 콘택홀(11)을 형성한다. 이어서 상기 콘택홀(11)을 매몰시키며 상기 층간절연막(12, 12') 상부로 제 1 도체막(13)을 형성한 후 연속하여 오존 테오스 USG막(14)을 형성한다. 또한 상기 오존 테오스 USG막(14) 상에는 플라즈마 인가 화학기상증착법에 의한 치밀한 막질 구조의 산화막(21)을 형성한다.
도8을 참조하면, 상기 산화막(21) 상에 소정의 포토레지스트를 형성한 후 사진식각공정을 수행하여 산화막 패턴(21a) 및 오존 테오스 USG막 패턴(14a)를 형성한다. 이때 상기 식각공정은 이방성식각을 이용한다. 또한 상기 식각공정에 의해 제 1 도체막(13)도 식각할 수 있다.
도9를 참조하면, 상기 오존 테오스 USG막 패턴(14a)을 상부의 산화막 패턴(21a)을 마스크로 소정의 식각액으로 표면처리하여 상기 오존 테오스 USG막 패턴(14a)의 상면을 제외한 측면의 틈새(15)을 확장한다.
앞선 제 1 실시예에서의 도3과는 달리 상기 오존 테오스 USG막 패턴(14a)의 상면은 식각 저항성이 강한 산화막 패턴(21a)으로 보호되므로 상기 오존 테오스 USG막 패턴(14a)의 측면의 틈새(15)만 확장된다. 따라서,상기 틈새(15)는 수평방향으로만 연장형성된다.
도10을 참조하면, 표면처리된 오존 테오스 USG막 패턴(14a)를 포함하는 웨이퍼 전면에 제 2 도체막(16)을 형성한다.
이때 상기 제 2 도체막(16)은 상기 존 테오스 USG막(14)의 상면과 함께 측면의 상기 틈새(15)를 통하여 내부로 뻗어있는 공극에도 침적되어 대략 수평으로 형성되는 도체돌기를 형성한다.
도11을 참조하면, 상기 제 2 도체막(16)을 전반적으로 에치백하여 상기 산화막 패턴(21a)이 노출되도록 한다. 이때 상기 오존 테오스 USG막 패턴(14a) 측벽에는 제 2 도체막 스페이서(16a)가 형성되고, 또한 제 1 도체막(13)도 식각된다.
도12를 참조하면 상기 산화막 패턴(21a)과 상기 오존 테오스 USG막 패턴(14a)을 습식식각을 수행하여 제 2 도체막 스페이서(16a) 안쪽으로 수평형의 도체돌기(27)를 형성한다.
이로써 하부전극의 형성이 완료되며, 하부전극은 전체적으로 실린더 구조를 취하고 있으면서, 실린더 내부로는 실린더 벽에서 안쪽으로 수평형의 도체돌기(27)가 형성되어 있다. 이들 도체돌기(27)들이 이후 형성될 커패시터의 하부전극의 표면적을 늘려 정전용량을 증가시키게 된다.
이어서 상기 도체돌기(27)를 포함하는 하부전극 상에 유전막과 상부전극으로 도체막을 순차적으로 형성하여 커패시터를 완성한다.
따라서, 본 발명에 의하면 기존의 반도체장치의 입체적 구조나 HSG 구조의 형성없이 간편하게 하부전극의 표면적을 넓혀 큰 정전용량을 가질 수 있는 반도체장치의 커패시터를 제공할 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (10)

  1. (정정) 반도체기판 상에 절연막을 형성하는 단계;
    상기 절연막에 상기 반도체기판의 소정영역이 노출되도록 콘택홀을 형성하는 단계;
    상기 콘택홀을 매몰시키며 상기 절연막 상부로 소정 두께를 갖는 제 1 도체막을 형성하는 단계;
    상기 제 1 도체막 상에 오존 테오스 USG막(O3TEOS USG)을 형성하는 단계;
    상기 콘택홀을 커버하며 상기 제 1 도체막 상에 오존 테오스 USG막 패턴을 형성하는 단계;
    상기 오존 테오스 USG막 패턴을 표면처리하는 단계;
    상기 표면처리된 오존 테오스 USG막 패턴 상에 제 2 도체막을 형성하는단계;
    상기 오존 테오스 USG막 패턴 측벽에 제 2 도체막 스페이서가 형성되도록 상기 제 2 도체막 전면을 에치백(Etch Back)하는 단계; 및
    커패시터의 하부전극이 형성되도록 상기 에치백을 통하여 노출된 상기 오존 테오스 USG막 패턴을 습식식각으로 제거하는 단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. (정정) 제 1 항에 있어서,
    상기 오존 테오스 USG막을 형성한 후 상기 오존 테오스 USG막 상에 별도의 치밀한 산화막을 형성하는 공정이 더 추가되는 것을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  3. (삭제)
  4. 제 2 항에 있어서,
    상기 별도의 치밀한 산화막은 제 2 도체막 전면을 에치백한 후 오존 테오스 USG막 패턴을 습식식각으로 제거하는 단계에서 함께 제거하는 것을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  5. (정정) 제 1 항에 있어서,
    상기 오존 테오스 USG막 패턴의 형성에 의해 노출된 상기 제 1 도체막은 상기 오존 테오스 USG막 패턴의 표면처리 단계에서 동시에 제거되는 것을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  6. (정정) 제 1 항에 있어서,
    상기 오존 테오스 USG막 패턴의 형성에 의해 노출된 상기 제 1 도체막은 상기 오존 테오스 USG막 패턴의 표면처리 단계를 거친 후에 독립적인식각과정에 의해 제거되는 것을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 도체막은 불순물을 포함하는 폴리실리콘 혹은 비정질 실리콘으로 이루어지는 것을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  8. (삭제)
  9. (정정) 제 1 항에 있어서,
    상기 하부전극이 형성된 후에 유전체로서 탄탈륨 산화물과 같은 강유전체막을 형성시키는 것을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
  10. (정정) 제 1 항에 있어서,
    상기 오존 테오스 USG막을 제거하는 대신에 그 자체를 유전체로 사용하고그 위에 상부전극을 형성하여 커패시터를 형성하는 것을 특징으로 하는 상기 반도체장치의 커패시터 제조방법.
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