KR100634509B1 - 3차원 반도체 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 5족 산화물 및 Ta 산화물을 포함하는 3차원 반도체 캐패시터 및 그 제조 방법에 관한 것이다. 반도체 기판, 상기 반도체 기판에 도전성 불순물이 도핑되어 형성된 제 1불순물 영역 및 제 2불순물 영역, 상기 제 1불순물 영역 및 제 2불순물 영역 사이에 형성된 게이트 구조체 및 상기 제 2불순물 영역과 도전성 플러그를 통하여 전기적으로 연결된 3차원 반도체 캐패시터를 포함하는 반도체 메모리 장치의 제조 방법에 있어서, 상기 3차원 구조의 캐패시터는, 5족 산화물로 제 1유전체층을 적층시키고 건식 식각에 통하여 스페이서를 형성하는 단계; 하부 전극을 형성시키는 단계; 및 상기 하부 전극 상에 Ta2O5로 제 2유전체층을 형성시키는 단계;를 포함하는 3차원 반도체 캐패시터 제조 방법을 제공한다. 이를 통하여 Ta2O5의 저온 결정화를 유도하여 고온 산화에 따른 캐패시터의 성질 악화 현상을 크게 방지하는 효과가 있다.
Description
도 1a는 종래 기술에 의한 캐패시터를 포함하는 메모리 장치를 나타낸 도면이다.
도 1b는 도 1a의 메모리 장치에서 사용되는 캐패시터를 나타낸 도면이다.
도 2는 Ru-Si의 조성 및 온도에 따른 상변태도(Phase Transition Diagram)를 나타낸 그래프이다.
도 3은 본 발명에 의한 3차원 반도체 캐패시터를 나타낸 도면이다.
도 4a 내지 도 4j는 도 3에 나타낸 3차원 구조의 캐패시터를 제조하는 공정을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21... 하부 구조체 12, 22... 하부 전극
13, 23, 24... 유전체층 14, 25... 상부 전극
15, 19... 21a, 21b, 21c... 절연층
16... 반도체 기판 17a... 제 1 불순물 영역
17b... 제 2 불순물 영역 18... 게이트 구조체
26... 수소 장벽층 27... 식각 저지층
28... 산화 방지층
본 발명은 3차원 반도체 캐패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 Ta 산화물을 유전체층으로 사용하는 경우, 5족 물질 산화물을 하부 전극 및 Ta2O5 유전체층 사이에 형성시킨 캐패시터 및 그 제조 방법에 관한 것이다.
기술이 발달함에 따라, 성능은 향상되면서 보다 가볍고 부피가 작은 전자 기기가 각광을 받고 있다. 핸드폰, 컴퓨터, MP3, 디지털 카메라 및 PDA 등의 전자 기기가 소형화되기 위해서는 필수적으로 내장되는 메모리를 소형화, 집적화하는 것이 요구된다.
도 1a는 일반적인 반도체 캐패시터를 사용한 메모리 소자를 나타낸 단면도이며, 도 1b는 도 1a의 캐패시터 부분을 나타낸 도면이다. 도 1a 및 도 1b를 참조하면, 소정 불순물로 도핑된 반도체 기판(16)에 제 1불순물 영역(17a) 및 제 2 불순물 영역(17b)이 형성되어 있다. 여기서 제 1불순물 영역(17a)을 소스라 하고, 제 2불순물 영역(17b)을 드레인이라 한다. 소스(17a) 및 드레인(17b) 사이의 반도체 기판 영역(16)을 채널 영역이라 하며, 그 상부에 게이트 구조체(18)가 형성되어 있다.
이와 같은 구조는 반도체 트랜지스터의 일반적인 형태이다. 여기서, 게이트 구조체(18)는 게이트 절연층과 게이트 전극층이 순차적으로 형성된 구조를 지니고 있으며, 게이트 전극층을 통해 문턱 전압(Vth) 보다 큰 전압을 인가하면 게이트 구조체(18) 하부의 채널 영역을 통해 소스(17a) 및 드레인(17b) 사이로 전류(Ids)가 흐르게 된다. 드레인(17b)은 전도성 물질로 형성된 도전성 플러그(11)를 통해 캐패시터(C)의 하부 전극(12)과 전기적으로 연결되어 있다.
캐패시터(C)는 트랜지스터 구조체에 절연층(19)을 형성시키고, 비아홀을 가공하여 도전성 플러그(11)를 형성시킨 후 제조한다. 통상적인 반도체 메모리 소자의 캐패시터(C)는 하부 구조체인 도전성 플러그(11), 하부 전극(12), 유전체층(13) 및 상부 전극(14)을 포함하는 구조로 형성된다. 여기서, 도 1b에 나타낸 하부 구조체(11)는 넓게는 도 1a의 반도체 트랜지스터 구조체 전체가 될 수 있으며, 좁게는 도전성 플러그(11)나 기타 하부 전극(12)이 형성될 반도체 기판이 될 수 있다.
일반적으로 유전체층(13)에는 유전 상수가 높은 물질을 사용한다. 식 1에 나타낸 바와 같이, 고집적 메모리를 구현하기 위해서는 단위 면적 당 유전체층(13) 물질의 유전 용량을 증가시켜야 한다.
(여기서, ε은 유전 상수, A는 유효면적, t는 유전막의 두께이다.)
수학식 1을 참조하면, 유전막의 두께를 감소시키며, 유효 면적을 증가시키는 경우 유전율은 증가하지만, 이는 반도체 소자의 집적율이 높아지고 있는 현실상 평면 캐패시터 구조에서 캐패시터의 면적을 증가시키면서 집적화시키는 데는 한계가 있다. 따라서, 고 유전 상수를 지닌 유전물질을 이용하여, 3차원 구조의 유전체 메모리 소자에 관한 연구가 진행되고 있다.
Ta2O5는 현재 반도체 캐패시터의 유전체층(13)에 사용되는 물질이다. 현재 Ta2O5를 이용한 캐패시터 및 메모리 장치에 관한 연구가 진행되고 있으나, 이는 다음과 같은 문제점이 있다.
Ta2O5를 유전체층(13)으로 사용하기 위해 하부 전극(12) 상에 형성시키면, 이를 비정질(amorphous) 상태에서 결정화(crystalization)를 위한 열처리 공정이 필수적으로 진행된다. 그러나, 열처리 온도가 섭씨 약 700도 정도로 매우 높다. 따라서, 하부 전극(12)의 특성이 변하는 단점이 있다. 예를 들어 SiO2/Ru의 하부 구조를 사용한 경우에는 도 2의 상변태도에 나타낸 바와 같이, 특히 SiO2/Ru의 경계면에서 온도 상승으로 인한 고용 구조가 변형되어 결과적으로 스택 구조 자체가 변형된다. 또한, SiO2/Ru의 adhesion 문제가 발생하여 제조 공정시 식각액으로 사용하는 HF, NH4F 및 DI(Deionized Solution:탈이온수)를 포함하는 LAL 용액이 하부 전극에 침투하는 문제점이 있다.
그리고, 도전성 플러그인 TiN을 하부 구조체(11)로 사용하는 경우, 고온 열처리 공정시 Ru 하부 전극(12)을 통해 산소 라디칼이 TiN 층으로 확산 반응하여 TiO2 및 N2를 생성시키게 된다. 이 경우, 콘택 저항이 매우 커지며, N2
발생에 의해 스택 구조가 변형되는 문제점이 있다.
본 발명에서는 상기 종래 기술의 문제점을 해결하기 위한 것으로, 높은 유전 상수를 지닌 Ta2O5를 사용하면서도 저온 열처리가 가능한 유전체층 및 이를 포함하는 3차원 반도체 캐패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
3차원 반도체 캐패시터의 제조 방법에 있어서,
(가) 하부 구조체 상에 5족 산화물을 도포하여 제 1유전체층을 형성하고, 상기 하부 구조체를 노출시키도록 상기 제 1유전체층을 식각하여 스페이서를 형성하는 단계;
(나) 상기 제 1유전체층의 스페이서 내에 전도성 물질을 도포하여 하부 전극을 형성하는 단계; 및
(다) 상기 제 1유전체층 표면에 Ta 산화물을 도포하여 제 2유전체층을 형성시키고, 상기 제 2유전체층 표면에 전도성 물질을 도포하여 상부 전극을 형성시키는 단계;를 포함하는 3차원 반도체 캐패시터의 제조 방법을 제공한다.
본 발명에 있어서, 상기 제 1유전체층은 Nb2O5를 CVD 또는 ALD 공정에 의해 형성시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 제 2유전체층은 상기 제 1유전체층 상에 Ta2O5를 CVD 또는 ALD 공정에 의해 형성시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 (나) 단계는, 상기 제 1유전체층의 스페이서 내에 전도성 물질을 도포하여 상기 스페이서를 완전히 충진시켜 하부 전극을 형성하는 단계; 및
상기 하부 전극의 표면을 식각하여 평탄화하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 하부 전극은 Ru로 형성하는 것을 특징으로 한다.
또한, 본 발명에서는 반도체 기판, 상기 반도체 기판에 도전성 불순물이 도핑되어 형성된 제 1불순물 영역 및 제 2불순물 영역, 상기 제 1불순물 영역 및 제 2불순물 영역 사이에 형성된 게이트 구조체 및 상기 제 2불순물 영역과 도전성 플러그를 통하여 전기적으로 연결된 3차원 반도체 캐패시터를 포함하는 반도체 메모리 장치에 있어서,
상기 도전성 플러그 상에 형성된 하부 전극;
상기 하부 전극을 둘러싸며 5족 물질 산화물을 포함하는 제 1유전체층;
상기 제 1유전체층을 둘러싸며 형성된 Ta 산화물을 포함하는 제 2유전체층; 및
상기 제 2유전체층 상에 형성된 상부 전극;을 포함하는 3차원 반도체 캐패시터를 제공한다.
본 발명에 있어서, 상기 도전성 플러그는 TiN을 포함하여 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 도전성 플러그 및 상기 하부 전극 사이에 형성된 산화 방지층을 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 의한 3차원 구조의 반도체 캐패시터 및 그 제조 방법에 대해 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 의한 3차원 반도체 캐패시터를 나타낸 도면이다. 도 3을 참조하면, 도전성 플러그(21) 상에는 산화 방지막(28)이 형성되어 있다. 도전성 플러그(21) 및 산화 방지막(22) 상에는 하부 전극(22)이 형성되어 있고, 하부 전극(22)의 표면으로부터 측면 및 상면에는 제 1유전체층(23)이 형성되어 있다. 그리고, 제 1유전체층(23)을 둘러싸며, 제 2유전체층(24) 및 상부 전극(25)이 순차적으로 형성되어 있다. 상부 전극(25) 측부에는 선택적으로 Al2O3층(26)을 더 형성시킬 수 있다.
여기서, 부재 번호 21a 및 21b는 절연층으로 일반적으로 SiO2로 형성시킬 수 있다. 그리고, 부재 번호 27은 에칭 방지층으로 이의 기능은 후술하기로 한다. 제 1유전체층은 5족 물질의 산화물로 형성되며, 예를 들어 Nb2O5를 사용할 수 있다. 그리고, 제 2유전체층(24)은 Ta의 산화물로 형성되며, 예를 들어 Ta2O5를 사용한다. 제 2유전체층(24) 상에는 상부 전극(25)이 형성되어 있다. 하부 전극(22) 및 상부 전극(25)은 일반적으로 캐패시터에 사용되는 금속(Ru, Ir, Pt 등) 또는 금속 산화 물 등의 전도성 물질을 사용하여 형성될 수 있다.
이하, 도면을 참조하여 본 발명에 의한 3차원 캐패시터의 제조 방법에 대해 보다 상세하게 설명하기로 한다. 도 4a 내지 도 4k는 본 발명에 의한 3차원 구조의 캐패시터 제조 방법을 나타낸 도면이다. 여기서, 설명을 위하여 각 층의 두께 및 폭은 과장해서 도시한 것임을 명심하여야 한다.
본 발명에 의한 3차원 캐패시터의 제조 방법은 5족 산화물로 형성된 제 1유전체층(23)을 형성함으로써 Ta 산화물로 형성된 제 2유전체층(24)의 저온 결정화를 유도하는 것을 특징으로 한다.
도 4a를 참조하면, 먼저 예를 들어 트랜지스터 구조체의 제 2불순물 영역과 전기적으로 연결된 도전성 플러그(21)를 포함하는 하부 구조체를 마련한다. 이와 같은 구조는 도 1a의 캐패시터(C)를 형성시키는 공정과 대응되는 것으로, 캐패시터(C)를 제외하고는 종래의 반도체 제조 공정에 의해 용이하게 형성시킬 수 있다. 이를 개략적으로 설명하면 다음과 같다. 먼저, 게이트 구조체를 포함하는 트랜지스터 구조체를 마련하고, 층간 절연막인 절연체(21a)로 전면을 도포한다. 그리고, 제 2불순물 영역과 캐패시터를 전기적으로 연결시키기 위하여 제 2불순물 영역과 대응되는 부분을 에칭하여 콘택 홀(contact hole)을 마련한다. 다음으로, 그 내부에 텅스텐 등과 같은 전도성 물질을 도포하고, CMP 등으로 그 표면을 평탄화한다.
여기서, 선택적으로 도전성 플러그(21)의 산화를 방지하기 위하여 TiAlN과 같은 산화 방지막(28)을 형성시킨다. 이와 같은 산화 방지막(28)의 두께는 선택적으로 조절 가능하며, 약 5nm 전후로 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 등으로 형성시킬 수 있다. 하부 구조체(21, 21a 등) 상에 에칭 방지층(27)을 형성시키고, 그 상부에 절연층(21b)을 전면 도포한다. 그리고, 절연층(21c)에서 도전성 플러그(21)에 대응되는 영역을 건식 식각 등에 의하여 트랜치 또는 홀을 형성시켜 도전성 플러그(21) 표면 또는 산화 방지막(28)을 노출시킨다.
그리고 나서, 도 4b에 나타낸 바와 같이, 홀 내부에 제 1유전체층(23)을 형성시킨다. 여기서, 제 1유전체층(23)으로 주기율표 상의 5족 물질 산화물을 사용할 수 있으며, 특히 Nb2O5를 사용하여 형성시키는 것이 바람직하다. Nb2O5 유전체층(23)을 형성시키는 경우에는 CVD 또는 ALD 공정을 이용한다. 이를 설명하면, Nb 전구체를 기상 상태로 공정 챔버 내에 주입하고, 산소 소스, 예를 들어 O2 또는 O3와 같은 물질을 주입하고 난 뒤, 이를 섭씨 약 250 도 내지 약 400도로 가열하여 Nb2O5 제 1유전체층(23)을 도포한다.
그리고 나서, 도 4c에 나타낸 바와 같이, 수직 방향으로 제 1유전체층(23)을 건식 식각, 반응성 이온 에칭(Reaction Ion Etching) 등을 이용하여 제 1유전체층(23)을 수직 방향으로 식각한다. 따라서, 하부 구조체인 도전성 플러그(21) 또는 산화 방지막(28)의 표면을 노출시키는 스페이서를 형성시킨다.
다음으로, 도 4d에 나타낸 바와 같이 스페이서 내부에 전도성 물질을 도포하여 하부 전극(22)을 형성시킨다. 이때, 하부 전극(22) 물질은 일반적으로 반도체 캐패시터에 사용되는 전도성 물질을 사용할 수 있으며, 예를 들어, ALD 또는 스퍼 터링 공정을 이용하여 Ru, Pt, Ir, Pd 또는 금속 산화물 전극을 형성시킬 수 있다.
여기서, 본 발명에 의한 3차원 캐패시터 제조 방법에서는 하부 전극(22)을 형성시키기 전에 먼저 제 1유전체층(23)을 형성시키는 것을 유의하여야 한다. 일반적으로 하부 전극(22)으로 사용되는 Ru와 같은 물질은 SiO2 상에 증착하기 어렵지만, 본 발명과 같이 5족 산화물로 제 1유전체층(23)을 형성시키고, 이를 식각하고 난 뒤, Ru를 도포하면 용이하게 형성시킬 수 있다.
다음으로, 도 4e에 나타낸 바와 같이, CMP 공정 등에 의하여 하부 전극(22)의 상부 표면을 평탄화시키고, Nb2O5 제 1유전체층(23) 측부의 절연층(21c)을 BOE(Buffered Oxide Etching) 등의 공정으로 화학적 에칭에 의해 제거한다. 결과적으로 하부 전극(22) 상부면 및 Nb2O5 유전체층(23) 측부가 노출된다.
그리고 나서, 도 4f에 나타낸 바와 같이, 노출된 하부 전극(22) 및 Nb2O5 유전체층(23) 측부에 Ta2O5 유전체층(24)을 CVD 또는 ALD 공정에 의해 형성시킨다. 이때 Ta2O5 유전체층(24)은 Nb2O5 유전체층(23)과 동일한 방식으로 형성시킬 수 있으며, Ta(i-OPr)5 또는 Ta(i-OPr)4(TMHD)(TMHD=tetramethylheptanedionate) 등의 Ta 전구체를 사용하여 산소 함유물질과 반응시켜 Ta 산화물을 제조할 수 있다.
종래 기술에서는 Ta2O5의 결정화를 위한 열처리 공정은 섭씨 약 700도의 고온에서 실시하였으나, 본 발명에서는 섭씨 약 600도 이하에서 용이하게 열처리를 실시하여 Ta2O5의 저온 결정화를 실현시킬 수 있다.
다음으로, 도 4g에 나타낸 바와 같이, Ta2O5 유전체층(24) 표면에 ALD 등의 공정에 의해 상부 전극(25)을 형성시킨다. 여기서, 상부 전극(25)은 하부 전극(22)으로 사용했던 물질과 동일한 도전성 물질을 형성시킬 수 있으며, 이는 제한이 없다. 결과적으로, 3차원 캐패시터 구조체를 완성할 수 있다.
다만, 도 1a와 같은 반도체 소자 내에 캐패시터가 사용되는 경우에는 추가 공정이 필요하며 이를 상세히 설명하면 다음과 같다. 도 4h 및 도 4i에 나타낸 바와 같이, 상부 전극(25) 상에 수소(H2) 장벽층(26)을 형성시킨다. 수소 장벽층(26)은 예를 들어 ALD 또는 CVD 공정을 이용하여 Al2O3를 이용하여 도포할 수 있다.
그리고 도 4j 및 도 4k에 나타낸 바와 같이, 추가적으로 캐패시터 구조체의 표면에 절연층(21b)을 도포하고, 상부 전극(25)과 전기적으로 연결되는 배선 구조를 형성시키기 위해 절연층(21b) 상에 홀을 형성시킨다.
이와 같은 캐패시터 구조체는 예를 들어, 도전성 플러그(21)를 통해 하부 전극(22) 및 상부 전극(25) 사이에 소정의 전압을 인가하여, 정보를 기록하거나 재생할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 3차원 캐패시터의 하부 전극을 형성시키기 전에 Nb2O5와 같은 5족 산화물을 형성시켜 종래의 Ta 산화물인 Ta2O5를 유전체층으로 사용한 반도체 캐패시터의 문제점이었던 고온 산화 공정에 의한 캐패시터 구조체의 불안정성을 크게 감소시킬 수 있다. 또한, 종래 SiO2로 이루어진 하부 구조체 상에 형성시키기 어려웠던 Ru 하부 전극을 용이하게 형성시킬 수 있는 장점이 있다.
Claims (11)
- 3차원 반도체 캐패시터의 제조 방법에 있어서,(가) 하부 구조체 상에 5족 산화물을 도포하여 제 1유전체층을 형성하고, 상기 하부 구조체를 노출시키도록 상기 제 1유전체층을 식각하여 스페이서를 형성하는 단계;(나) 상기 제 1유전체층의 스페이서 내에 전도성 물질을 도포하여 하부 전극을 형성하는 단계; 및(다) 상기 제 1유전체층 표면에 Ta 산화물을 도포하여 제 2유전체층을 형성시키고, 상기 제 2유전체층 표면에 전도성 물질을 도포하여 상부 전극을 형성시키는 단계;를 포함하는 것을 특징으로 하는 3차원 반도체 캐패시터의 제조 방법.
- 제 1항에 있어서,상기 제 1유전체층은 Nb2O5를 CVD 또는 ALD 공정에 의해 형성시키는 것을 특 징으로 하는 3차원 반도체 캐패시터의 제조 방법.
- 제 1항에 있어서,상기 제 2유전체층은 상기 제 1유전체층 상에 Ta2O5를 CVD 또는 ALD 공정에 의해 형성시키는 것을 특징으로 하는 3차원 반도체 캐패시터의 제조 방법.
- 제 1항에 있어서,상기 (나) 단계는,상기 제 1유전체층의 스페이서 내에 전도성 물질을 도포하여 상기 스페이서를 완전히 충진시켜 하부 전극을 형성하는 단계; 및상기 하부 전극의 표면을 식각하여 평탄화하는 단계;를 포함하는 것을 특징으로 하는 3차원 반도체 캐패시터의 제조 방법.
- 제 1항에 있어서,상기 하부 전극은 Ru로 형성하는 것을 특징으로 하는 3차원 반도체 캐패시터의 제조 방법.
- 반도체 기판, 상기 반도체 기판에 도전성 불순물이 도핑되어 형성된 제 1불순물 영역 및 제 2불순물 영역, 상기 제 1불순물 영역 및 제 2불순물 영역 사이에 형성된 게이트 구조체 및 상기 제 2불순물 영역과 도전성 플러그를 통하여 전기적으로 연결된 3차원 반도체 캐패시터를 포함하는 반도체 메모리 장치에 있어서, 상기 3차원 구조의 캐패시터는,상기 도전성 플러그 상에 형성된 하부 전극;상기 하부 전극을 둘러싸며 5족 물질 산화물을 포함하는 제 1유전체층;상기 제 1유전체층을 둘러싸며 형성된 Ta 산화물을 포함하는 제 2유전체층; 및상기 제 2유전체층 상에 형성된 상부 전극;을 포함하는 것을 특징으로 하는 3차원 반도체 캐패시터.
- 제 6항에 있어서,상기 5족 물질 산화물은 Nb2O5인 것을 특징으로 하는 3차원 반도체 캐패시터.
- 제 6항에 있어서,상기 Ta 산화물은 Ta2O5인 것을 특징으로 하는 3차원 반도체 캐패시터.
- 제 6항에 있어서,상기 하부 전극은 Ru를 포함하여 형성된 것을 특징으로 하는 3차원 반도체 캐패시터.
- 제 6항에 있어서,상기 도전성 플러그는 TiN을 포함하여 형성된 것을 특징으로 하는 3차원 반도체 캐패시터.
- 제 6항에 있어서,상기 도전성 플러그 및 상기 하부 전극 사이에 형성된 산화 방지층을 포함하는 것을 특징으로 하는 3차원 반도체 캐패시터.
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