JPH0349228A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0349228A JPH0349228A JP18510289A JP18510289A JPH0349228A JP H0349228 A JPH0349228 A JP H0349228A JP 18510289 A JP18510289 A JP 18510289A JP 18510289 A JP18510289 A JP 18510289A JP H0349228 A JPH0349228 A JP H0349228A
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- contact hole
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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- 238000000034 method Methods 0.000 claims description 22
- 238000004528 spin coating Methods 0.000 claims description 2
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- 238000000576 coating method Methods 0.000 claims 1
- 238000010304 firing Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の製造方法に関し、特に金属
配線の段差被覆性の良好な形状を有し且つ微細なコンタ
クトホールの形成技術に関する。
配線の段差被覆性の良好な形状を有し且つ微細なコンタ
クトホールの形成技術に関する。
半導体集積回路の高密度集積化に伴い、コンタクトホー
ルの微細化が要請されている。コンタクトホールの微細
化においては、勿論、アスペクト比(孔径に対する絶縁
膜の厚み)の増大を招くが、上層の金属配線の断線や絶
縁不良などを極力防止することが必要となる。
ルの微細化が要請されている。コンタクトホールの微細
化においては、勿論、アスペクト比(孔径に対する絶縁
膜の厚み)の増大を招くが、上層の金属配線の断線や絶
縁不良などを極力防止することが必要となる。
従来のコンタクトホール形成法としては、ドライエツチ
ングによるテーパエツチング法やウェット又はプラズマ
エツチングのラウンドエツチング法が知られている。テ
ーパエツチング法は、エツチングマスク自体の開口側も
エツチングしつつ開口を拡げることにより、第2図(a
)に示すようなテーパ状コンタクトホール3を得るもの
である。またラウンドエツチング法は、第2図(b)に
示すように、垂直壁のコンタクトホール4の上峰部に面
取り部4aを形成するものである。なお、第2図におい
て、1は下地のシリコン基板で、2は絶縁膜である。
ングによるテーパエツチング法やウェット又はプラズマ
エツチングのラウンドエツチング法が知られている。テ
ーパエツチング法は、エツチングマスク自体の開口側も
エツチングしつつ開口を拡げることにより、第2図(a
)に示すようなテーパ状コンタクトホール3を得るもの
である。またラウンドエツチング法は、第2図(b)に
示すように、垂直壁のコンタクトホール4の上峰部に面
取り部4aを形成するものである。なお、第2図におい
て、1は下地のシリコン基板で、2は絶縁膜である。
しかしながら、上記各コンタクトホール形成法にあって
は、次の問題点がある。
は、次の問題点がある。
■テーバエツチング法にあっては、エツチングマスク
(レジストパターン)の開口側がエツチング途中で次第
に除去されるが、エツチングマスク中の微量酸素などが
障害となり、開口拡大の歩調が不安定で、テーバ角度の
均一化が難しい。
(レジストパターン)の開口側がエツチング途中で次第
に除去されるが、エツチングマスク中の微量酸素などが
障害となり、開口拡大の歩調が不安定で、テーバ角度の
均一化が難しい。
■ラウンドエツチング法にあっては、上縁部のみに面取
り部4aを付与するものであるが、テーバ面とも異なり
、垂直壁とはなだらかに連絡しにくい面取りll4aが
形成されるため、上層配線のステップカバレージ(段差
被覆性)が悪い。
り部4aを付与するものであるが、テーバ面とも異なり
、垂直壁とはなだらかに連絡しにくい面取りll4aが
形成されるため、上層配線のステップカバレージ(段差
被覆性)が悪い。
そこで、本発明の課題は、上記問題点を解決するもので
、仮コンタクトホールの中になだらかな内周面を有する
サイドウオールを詰め込むことにより、微細でしかも段
差被覆性の高いコンタクトホールを精度良く実現できる
半導体集積回路の製造方法を堤供することにある。
、仮コンタクトホールの中になだらかな内周面を有する
サイドウオールを詰め込むことにより、微細でしかも段
差被覆性の高いコンタクトホールを精度良く実現できる
半導体集積回路の製造方法を堤供することにある。
上記課題を解決するために、本発明の講じた手段は、コ
ンタクトホールの形成法において、下地半導体上の第1
の絶縁膜に異方性エツチングにより仮コンタクトホール
を開孔する仮コンタクトホール形成工程と、第1の絶縁
膜の全面に第2の絶縁膜を被覆してその仮コンタクトホ
ール内に狭小窪みを残す第2の絶縁膜被覆工程と、異方
性エツチングによりその狭小窪み下の下地半導体が露出
するまで全面エツチングを施し、仮コンタクトホール内
にサイドウオールを残すエツチング工程とを設けたもの
である。例えば第2の絶縁膜被覆工程としては、SOG
溶液を回転塗布した後、これを焼き固めることが望まし
い。
ンタクトホールの形成法において、下地半導体上の第1
の絶縁膜に異方性エツチングにより仮コンタクトホール
を開孔する仮コンタクトホール形成工程と、第1の絶縁
膜の全面に第2の絶縁膜を被覆してその仮コンタクトホ
ール内に狭小窪みを残す第2の絶縁膜被覆工程と、異方
性エツチングによりその狭小窪み下の下地半導体が露出
するまで全面エツチングを施し、仮コンタクトホール内
にサイドウオールを残すエツチング工程とを設けたもの
である。例えば第2の絶縁膜被覆工程としては、SOG
溶液を回転塗布した後、これを焼き固めることが望まし
い。
かかる手段によれば、仮コンタクトホール形成工程は通
常のコンタクトホールの形成法とみることができるが、
異方性エツチングによりほぼ垂直壁の仮コンタクトホー
ルが得られる。次いで第2の絶縁膜被覆工程により第1
の絶縁膜上に第2の絶縁膜が積層されると共に、仮コン
タクトホール内にも垂直壁に沿ってなだらかに第2の絶
縁膜の一部が詰め込まれ、狭小窪みが残される。そして
、再度の異方性エツチングにより第1の絶縁膜上の第2
の絶縁膜が除去されると共に、仮コンタクトホール内の
第2の絶縁膜も一部除去され、サイドウオールを仮コン
タクトホールの垂直壁に有する微細なコンタクトホール
がセルファラインで精度良く得られる。このサイドウオ
ールの上部内径は仮コンタクトホールの内径にほぼ一致
し、その下部内径は仮コンタクトホールの内径に比して
小さく、サイドウオールの内周面はかどだたず、なだら
かな曲面を呈しており、得られたコンタクトホールのア
スペクト比が大きくとも、段差被覆性は優れている。
常のコンタクトホールの形成法とみることができるが、
異方性エツチングによりほぼ垂直壁の仮コンタクトホー
ルが得られる。次いで第2の絶縁膜被覆工程により第1
の絶縁膜上に第2の絶縁膜が積層されると共に、仮コン
タクトホール内にも垂直壁に沿ってなだらかに第2の絶
縁膜の一部が詰め込まれ、狭小窪みが残される。そして
、再度の異方性エツチングにより第1の絶縁膜上の第2
の絶縁膜が除去されると共に、仮コンタクトホール内の
第2の絶縁膜も一部除去され、サイドウオールを仮コン
タクトホールの垂直壁に有する微細なコンタクトホール
がセルファラインで精度良く得られる。このサイドウオ
ールの上部内径は仮コンタクトホールの内径にほぼ一致
し、その下部内径は仮コンタクトホールの内径に比して
小さく、サイドウオールの内周面はかどだたず、なだら
かな曲面を呈しており、得られたコンタクトホールのア
スペクト比が大きくとも、段差被覆性は優れている。
次に、本発明の実施例を添付図面に基づいて説明する。
第1図(a)乃至(d)は本発明の実施例に右けるコン
タクトホール形成法における各プロセスを説明するため
のコンタクトホール部分の断面図である。
タクトホール形成法における各プロセスを説明するため
のコンタクトホール部分の断面図である。
まず第1図(a)において、下地となるべきシリコン基
板1の表面上に第1の絶縁膜としての1ma1%程度の
燐けい酸ガラス(PSG)I]u5を厚さ1μmで被覆
した後、その上にエツチングマスクとしてのレジストパ
ターン6を形成する。そして、第1図(b)に示すよう
に、反応性イオンエツチング(RfE)によりPSGS
bO2コンタクトホール7を開孔する。なお、このエツ
チングはジャストエツチングで終了させ、オーバーエッ
チをしないことが望ましい。この仮コンタクトホール7
は垂直壁5aを備えるものである。次に、レジストパタ
ーン6を除去した後、第1図(C)に示す如く、PSG
SbO2面にCVD法により第2の絶縁膜としての酸化
膜8を被覆し、仮コンタクトホール7内にも垂直壁5a
に沿ってなだらかに連絡する酸化膜8の一部を詰め込み
、狭小窪み9を残す。この酸化膜8の厚みは形成される
狭小窪み9の径や深さに関係するが、要は後述するサイ
ドウオールの幅に合わせた最適値に決定される。次に、
再度反応性イオンエツチング(RIE)を全面に施し、
第1図(6)に示すように、下地のシリコン基板Iが露
出した時点で適正なオーバーエッチをもたせて終了する
。この反応性イオンエツチングによって、漢方向エツチ
ング速度が縦方向エツチング速度より小さいので、仮コ
ンタクトホール7の垂直壁5aの内側にサイドウオール
(スペーサ)10が残留し、このため上部内径がDで下
部内径がdである正規のコンタクトホールが形成される
。この下部内径は1μm程度であり、従来のコンタクト
ホールに比して微細である。また、サイドウオール10
の内周面は凸状のテーパ面であるから、被着さるべき上
層配線の段差被覆性に優れており、断線などの障害を解
消できる。なお、エツチング時間を制御することにより
、サイドウオールIOの輻即ちコンタクトホールの内径
を調整することができる。
板1の表面上に第1の絶縁膜としての1ma1%程度の
燐けい酸ガラス(PSG)I]u5を厚さ1μmで被覆
した後、その上にエツチングマスクとしてのレジストパ
ターン6を形成する。そして、第1図(b)に示すよう
に、反応性イオンエツチング(RfE)によりPSGS
bO2コンタクトホール7を開孔する。なお、このエツ
チングはジャストエツチングで終了させ、オーバーエッ
チをしないことが望ましい。この仮コンタクトホール7
は垂直壁5aを備えるものである。次に、レジストパタ
ーン6を除去した後、第1図(C)に示す如く、PSG
SbO2面にCVD法により第2の絶縁膜としての酸化
膜8を被覆し、仮コンタクトホール7内にも垂直壁5a
に沿ってなだらかに連絡する酸化膜8の一部を詰め込み
、狭小窪み9を残す。この酸化膜8の厚みは形成される
狭小窪み9の径や深さに関係するが、要は後述するサイ
ドウオールの幅に合わせた最適値に決定される。次に、
再度反応性イオンエツチング(RIE)を全面に施し、
第1図(6)に示すように、下地のシリコン基板Iが露
出した時点で適正なオーバーエッチをもたせて終了する
。この反応性イオンエツチングによって、漢方向エツチ
ング速度が縦方向エツチング速度より小さいので、仮コ
ンタクトホール7の垂直壁5aの内側にサイドウオール
(スペーサ)10が残留し、このため上部内径がDで下
部内径がdである正規のコンタクトホールが形成される
。この下部内径は1μm程度であり、従来のコンタクト
ホールに比して微細である。また、サイドウオール10
の内周面は凸状のテーパ面であるから、被着さるべき上
層配線の段差被覆性に優れており、断線などの障害を解
消できる。なお、エツチング時間を制御することにより
、サイドウオールIOの輻即ちコンタクトホールの内径
を調整することができる。
第2の絶縁膜たる酸化膜8はサイドウオール10となる
べきものであれば良く、他の絶縁膜でも充分である。例
えば、S OG (Spin On Glass)溶液
を回転塗布した後、これを焼成した絶縁膜(S。
べきものであれば良く、他の絶縁膜でも充分である。例
えば、S OG (Spin On Glass)溶液
を回転塗布した後、これを焼成した絶縁膜(S。
G)でも良い。かかる場合には、CVD法により酸化膜
8を形成した場合よりも、0.5μm程度までの微細化
が可能である。
8を形成した場合よりも、0.5μm程度までの微細化
が可能である。
以上説明したように、本発明は、仮コンタクトホールを
形成した後、その中に狭窄部が形成されるよう第2の絶
縁膜を全面被覆し、しかる後異方性エツチングによ?)
仮コンタクトホール内にサイドウオールを残す点に特徴
を有するものであるから、次の効果を奏する。
形成した後、その中に狭窄部が形成されるよう第2の絶
縁膜を全面被覆し、しかる後異方性エツチングによ?)
仮コンタクトホール内にサイドウオールを残す点に特徴
を有するものであるから、次の効果を奏する。
■従来のコンタクトホールに比して微細化したコンタク
トホールを得ることができる。つまりサイドウオールが
残留している分、マスクパターンサイズよりも小さなコ
ンタクトホールが精度良く得られる。
トホールを得ることができる。つまりサイドウオールが
残留している分、マスクパターンサイズよりも小さなコ
ンタクトホールが精度良く得られる。
■微細化したコンタクトホールでありながら、サイドウ
オールのなだらかな内周面によって、上層配線の段差被
覆性に優れたコンタクトホールが再現性良く形成される
。
オールのなだらかな内周面によって、上層配線の段差被
覆性に優れたコンタクトホールが再現性良く形成される
。
■また、第2の絶縁膜被覆工程がSOG溶液を回転塗布
した後、これをベークするものである場合には、コンタ
クトホールのより一層の微細化が可能である。
した後、これをベークするものである場合には、コンタ
クトホールのより一層の微細化が可能である。
第1図(a)乃至(山は、本発明の一実施例におけるコ
ンタクトホール形成法の各プロセスを説明するためのコ
ンタクトホール部分の断面図である。 第2図(a)は従来のテーバエツチングにより得られた
コンタクトホールの断面図で、第2図(5)は従来のラ
ウンドエツチングにより得られたコンタクトホールの断
面図である。 ! シリコン基板、5 第1の絶縁膜たるPSG膜、5
a 垂直壁、6 レジストパターン、7 仮コンタク
トホール、8 第2の絶縁膜たる酸化膜、9 狭小窪み
、10 サイドウオール。 第1図
ンタクトホール形成法の各プロセスを説明するためのコ
ンタクトホール部分の断面図である。 第2図(a)は従来のテーバエツチングにより得られた
コンタクトホールの断面図で、第2図(5)は従来のラ
ウンドエツチングにより得られたコンタクトホールの断
面図である。 ! シリコン基板、5 第1の絶縁膜たるPSG膜、5
a 垂直壁、6 レジストパターン、7 仮コンタク
トホール、8 第2の絶縁膜たる酸化膜、9 狭小窪み
、10 サイドウオール。 第1図
Claims (1)
- 【特許請求の範囲】 1)半導体集積回路におけるコンタクトホールの形成法
において、まず、下地半導体上の第1の絶縁膜に異方性
エッチングにより仮コンタクトホールを開孔し、次いで
第1の絶縁膜の全面に第2の絶縁膜を被覆して該仮コン
タクトホール内に狭小窪みを残した後、再度異方性エッ
チングにより該狭小窪み下の下地半導体が露出するまで
全面エッチングを施すことを特徴とする半導体集積回路
の製造方法。 2)請求項第1項に記載の製造方法において、前記第2
の絶縁膜被覆工程が、SOG溶液を回転塗布した後、こ
れを焼成するものであることを特徴とする半導体集積回
路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18510289A JPH0349228A (ja) | 1989-07-18 | 1989-07-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18510289A JPH0349228A (ja) | 1989-07-18 | 1989-07-18 | 半導体集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0349228A true JPH0349228A (ja) | 1991-03-04 |
Family
ID=16164892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18510289A Pending JPH0349228A (ja) | 1989-07-18 | 1989-07-18 | 半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0349228A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006060230A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | 3次元半導体キャパシタおよびその製造方法 |
JPWO2008139898A1 (ja) * | 2007-04-27 | 2011-01-27 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
-
1989
- 1989-07-18 JP JP18510289A patent/JPH0349228A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006060230A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | 3次元半導体キャパシタおよびその製造方法 |
JPWO2008139898A1 (ja) * | 2007-04-27 | 2011-01-27 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
JP5502468B2 (ja) * | 2007-04-27 | 2014-05-28 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
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