JPH0269934A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0269934A JPH0269934A JP22280788A JP22280788A JPH0269934A JP H0269934 A JPH0269934 A JP H0269934A JP 22280788 A JP22280788 A JP 22280788A JP 22280788 A JP22280788 A JP 22280788A JP H0269934 A JPH0269934 A JP H0269934A
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にコンタクト
・ホール内に対するバリア導電膜の形成方法に関する。
・ホール内に対するバリア導電膜の形成方法に関する。
従来、コンタクト・ホールの内部にバリア・メタルまた
は多結晶シリコンなどのバリア導電膜を形成するには、
まずこれらの導電膜を基板全面に被着せしめた後フォト
レジストを塗布し、つぎにマスクを用いてコンタクト・
ホール直上にのみフォトレジスト塗布膜が残るように目
合わせ露光および現像処理をおこない、最後にこのフォ
トレジスト塗布膜パターンをマスクとしてバリア・メタ
ルまたは多結晶シリコン膜をパターニングする方法が行
われている。
は多結晶シリコンなどのバリア導電膜を形成するには、
まずこれらの導電膜を基板全面に被着せしめた後フォト
レジストを塗布し、つぎにマスクを用いてコンタクト・
ホール直上にのみフォトレジスト塗布膜が残るように目
合わせ露光および現像処理をおこない、最後にこのフォ
トレジスト塗布膜パターンをマスクとしてバリア・メタ
ルまたは多結晶シリコン膜をパターニングする方法が行
われている。
しかしながら、上述した従来の方法では、例えば、バリ
ア・メタル膜を形成する場合を取り上けると、基板全面
にバリア・メタル膜がまず形成された後にフォトレジス
トが塗布され、ひき続いてマスク露光がおこなわれるた
め、露光に先立ちアライメントか必要となり、アライメ
ントの位置決め精度が問題となる。すわなち、このアラ
イメントの位置決め精度のバラツキによってバリア・メ
タル・パターンからコンタクト・ホールがはみ出ずこと
を防止する必要があるため、コンタクト・ホールの径よ
りバリア・メタル・パターンの大きさをある程度（たと
えば０．５μｍ）大きくしなければならないという状況
にある。
ア・メタル膜を形成する場合を取り上けると、基板全面
にバリア・メタル膜がまず形成された後にフォトレジス
トが塗布され、ひき続いてマスク露光がおこなわれるた
め、露光に先立ちアライメントか必要となり、アライメ
ントの位置決め精度が問題となる。すわなち、このアラ
イメントの位置決め精度のバラツキによってバリア・メ
タル・パターンからコンタクト・ホールがはみ出ずこと
を防止する必要があるため、コンタクト・ホールの径よ
りバリア・メタル・パターンの大きさをある程度（たと
えば０．５μｍ）大きくしなければならないという状況
にある。
本発明の目的は、上記の状況に鑑み、コンタクト・ホー
ルとのアライメントを不要としたコンタクト・ボール内
へのバリア導電膜の形成工程を備えた半導体装置の製造
方法を提供することである。
ルとのアライメントを不要としたコンタクト・ボール内
へのバリア導電膜の形成工程を備えた半導体装置の製造
方法を提供することである。
本発明によれば半導体装置の製造方法は、半導体基板上
の絶縁膜にコンタクト・ホールを形成する工程と、前記
コンタクト・ホールを含む基板全面にバリア導電膜を被
着せしめる工程と、前記バリア導電膜上にポジ型フォト
レジスト膜を塗布し全面露光する工程と、前記フォトレ
ジスト塗布膜を基板平坦部から完全に除去しコンタク１
へ・ホール上にのみ選択的に残すフォトレジスト膜の現
像処理工程と、前記コンタクト・ホール直上に残るフォ
トレジスト膜をマスクとしておこなう前記バリア導電膜
の選択的エツチング工程とを含んで構成される。
の絶縁膜にコンタクト・ホールを形成する工程と、前記
コンタクト・ホールを含む基板全面にバリア導電膜を被
着せしめる工程と、前記バリア導電膜上にポジ型フォト
レジスト膜を塗布し全面露光する工程と、前記フォトレ
ジスト塗布膜を基板平坦部から完全に除去しコンタク１
へ・ホール上にのみ選択的に残すフォトレジスト膜の現
像処理工程と、前記コンタクト・ホール直上に残るフォ
トレジスト膜をマスクとしておこなう前記バリア導電膜
の選択的エツチング工程とを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｅ）は本発明を内部にバリア・メタル
膜を設けたコンタクト・ホールの形成に実施した場合の
一実施例を示す工程順序図である。本実施例によれば、
コンタクト・ホールの開口部を含む半導体基板１上にバ
リア・メタル膜３がまず形成される。ここで、２は半導
体基板１を被覆する絶縁膜である。〔第１図（ａ）〕。
膜を設けたコンタクト・ホールの形成に実施した場合の
一実施例を示す工程順序図である。本実施例によれば、
コンタクト・ホールの開口部を含む半導体基板１上にバ
リア・メタル膜３がまず形成される。ここで、２は半導
体基板１を被覆する絶縁膜である。〔第１図（ａ）〕。
ついで、ポジ型フォトレジスト膜４でコンタクト・ホー
ル内を埋め基板全面が平坦になる厚さに塗布し、続いて
全面露光をおこなってフォトレジスト膜４を全て感光さ
せる〔第１図（ｂ）〕。全面露光終了後、ポジ型レジス
ト現像装置で平坦部のフォトレジスト４が完全になくな
るまで現像し除去する。このとき、フォトレジスト膜４
の現像状態を光センサーを用いてモニターすることによ
り、現像時間の調節をおこなう。このような現像が行わ
れると、コンタクト・ホールは凹型になっているので、
平坦部からフォトレジスト膜が完全に除去されてもホー
ル直上だけはフォトレジスト膜４が残される〔第１図（
ｄ）〕。この状態でこの残されたフォトレジスト膜４を
マスクとするバリア・メタル膜３のウェットまたはドラ
イ法による選択エツチングを行う〔第１図（ｄ）〕。つ
いで、マスクとして用いたフォトレジスト膜４を除去す
れば、コンタクト ポール内にのみバリア・メタル膜３
を選択的に残すことができる〔第１図（ｅ）〕。
ル内を埋め基板全面が平坦になる厚さに塗布し、続いて
全面露光をおこなってフォトレジスト膜４を全て感光さ
せる〔第１図（ｂ）〕。全面露光終了後、ポジ型レジス
ト現像装置で平坦部のフォトレジスト４が完全になくな
るまで現像し除去する。このとき、フォトレジスト膜４
の現像状態を光センサーを用いてモニターすることによ
り、現像時間の調節をおこなう。このような現像が行わ
れると、コンタクト・ホールは凹型になっているので、
平坦部からフォトレジスト膜が完全に除去されてもホー
ル直上だけはフォトレジスト膜４が残される〔第１図（
ｄ）〕。この状態でこの残されたフォトレジスト膜４を
マスクとするバリア・メタル膜３のウェットまたはドラ
イ法による選択エツチングを行う〔第１図（ｄ）〕。つ
いで、マスクとして用いたフォトレジスト膜４を除去す
れば、コンタクト ポール内にのみバリア・メタル膜３
を選択的に残すことができる〔第１図（ｅ）〕。
第２図（ａ）〜（ｄ）は本発明を内部に多結晶シリコン
層を設けたコンタクト・ホールの形成に実施した場合の
一実施例を示す工程順序図である。本実施例によれば、
コンタクト・ホールの開口部を含む半導体基板１上に多
結晶シリコン層５かまず形成される〔第２図（ａ）〕。
層を設けたコンタクト・ホールの形成に実施した場合の
一実施例を示す工程順序図である。本実施例によれば、
コンタクト・ホールの開口部を含む半導体基板１上に多
結晶シリコン層５かまず形成される〔第２図（ａ）〕。
ついで、前実施例と同様の処理をおこなってコンタクト
・ホール直上にのみフォトレジスト膜４を残す〔第２図
（ｂ）および（Ｃ）〕。この際、平坦部上の多結晶シリ
コン層５を除去する方法としては、前実施例と同様にフ
ォトレジスト膜４をマスクとして選択エツチングするこ
ともできるが、多結晶シリコン層が厚い場合は段差が残
るので、フォトレジスト膜４と多結晶シリコン膜５との
エツチング速度を同じに設定し、このエツチング条件で
平坦部から多結晶シリコン層５がなくなるまてエッチ・
バックする〔第２図（ｄ）〕。以上によりコンタクト・
ホール内にのみ多結晶シリコン層５を選択的に残すこと
ができ、また、平坦化も同時に達成される。すわなち、
従来行われる多結晶シリコン層のみのエッチ・バック除
去法に比べた場合、半導体基板表面におけるエッチ・バ
ック速度のバラツキが解決できるので、コンタクト・ホ
ール直上の多結晶シリコン厚の不均一性も改善される。
・ホール直上にのみフォトレジスト膜４を残す〔第２図
（ｂ）および（Ｃ）〕。この際、平坦部上の多結晶シリ
コン層５を除去する方法としては、前実施例と同様にフ
ォトレジスト膜４をマスクとして選択エツチングするこ
ともできるが、多結晶シリコン層が厚い場合は段差が残
るので、フォトレジスト膜４と多結晶シリコン膜５との
エツチング速度を同じに設定し、このエツチング条件で
平坦部から多結晶シリコン層５がなくなるまてエッチ・
バックする〔第２図（ｄ）〕。以上によりコンタクト・
ホール内にのみ多結晶シリコン層５を選択的に残すこと
ができ、また、平坦化も同時に達成される。すわなち、
従来行われる多結晶シリコン層のみのエッチ・バック除
去法に比べた場合、半導体基板表面におけるエッチ・バ
ック速度のバラツキが解決できるので、コンタクト・ホ
ール直上の多結晶シリコン厚の不均一性も改善される。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、フォトレ
ジスト膜塗布後に全面露光をおこない、続いて、現像状
態をモニターしながら平坦部からフォトレジスト膜を完
全に除去するように現像した後、コンタクト・ホール直
上に残ったフォトレジスト膜をマスクとしてコンタクト
・ホール内にのみバリア・メタルその他のバリア導電膜
のパターン形成を選択的におこなうのて、従来法の如き
アライメント工程を必要としないでコンタクト・ポール
内にバリア導電膜を正確に形成し得る。また、導電膜が
多結晶シリコン等の比較的厚い膜の場合は、エッチバッ
ク法を用いることにより、平坦化も同時におこなうこと
ができるので、コンタクト ポール内の多結晶シリコン
厚の均一性を大巾に向上させることができる。
ジスト膜塗布後に全面露光をおこない、続いて、現像状
態をモニターしながら平坦部からフォトレジスト膜を完
全に除去するように現像した後、コンタクト・ホール直
上に残ったフォトレジスト膜をマスクとしてコンタクト
・ホール内にのみバリア・メタルその他のバリア導電膜
のパターン形成を選択的におこなうのて、従来法の如き
アライメント工程を必要としないでコンタクト・ポール
内にバリア導電膜を正確に形成し得る。また、導電膜が
多結晶シリコン等の比較的厚い膜の場合は、エッチバッ
ク法を用いることにより、平坦化も同時におこなうこと
ができるので、コンタクト ポール内の多結晶シリコン
厚の均一性を大巾に向上させることができる。
２図（ａ）〜（ｄ）は本発明を内部に多結晶シリコン膜
を設けたコンタクト・ホールの形成に実施した場合の一
実施例を示す工程順序図である。
を設けたコンタクト・ホールの形成に実施した場合の一
実施例を示す工程順序図である。
１・・・半導体基板、２・・・絶縁膜、３・・・バリア
・メタル膜、４・・・フォトレジスト膜、５・・・多結
晶シリコン層。
・メタル膜、４・・・フォトレジスト膜、５・・・多結
晶シリコン層。
Claims (1)
- 半導体基板上の絶縁膜にコンタクト・ホールを形成する
工程と、前記コンタクト・ホールを含む基板全面にバリ
ア導電膜を被着せしめる工程と、前記バリア導電膜上に
ポジ型フォトレジスト膜を塗布し全面露光する工程と、
前記フォトレジスト塗布膜を基板平坦部から完全に除去
しコンタクト・ホール上にのみ選択的に残すフォトレジ
スト膜の現像処理工程と、前記コンタクト・ホール直上
に残るフォトレジスト膜をマスクとしておこなう前記バ
リア導電膜の選択的エッチング工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22280788A JPH0269934A (ja) | 1988-09-05 | 1988-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22280788A JPH0269934A (ja) | 1988-09-05 | 1988-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269934A true JPH0269934A (ja) | 1990-03-08 |
Family
ID=16788207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22280788A Pending JPH0269934A (ja) | 1988-09-05 | 1988-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427980A (en) * | 1992-12-02 | 1995-06-27 | Hyundai Electronics Industries Co., Ltd. | Method of making a contact of a semiconductor memory device |
| DE102017127228B3 (de) | 2017-07-31 | 2019-01-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtung mit einem Kontaktstopfen und Verfahren zur Herstellung |
-
1988
- 1988-09-05 JP JP22280788A patent/JPH0269934A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427980A (en) * | 1992-12-02 | 1995-06-27 | Hyundai Electronics Industries Co., Ltd. | Method of making a contact of a semiconductor memory device |
| DE102017127228B3 (de) | 2017-07-31 | 2019-01-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtung mit einem Kontaktstopfen und Verfahren zur Herstellung |
| US10269624B2 (en) | 2017-07-31 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plugs and methods of forming same |
| US10985053B2 (en) | 2017-07-31 | 2021-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plugs and methods of forming same |
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