JPS6232611A - 自己整合型埋込み電極コンタクトの製造方法 - Google Patents
自己整合型埋込み電極コンタクトの製造方法Info
- Publication number
- JPS6232611A JPS6232611A JP17262485A JP17262485A JPS6232611A JP S6232611 A JPS6232611 A JP S6232611A JP 17262485 A JP17262485 A JP 17262485A JP 17262485 A JP17262485 A JP 17262485A JP S6232611 A JPS6232611 A JP S6232611A
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- opening
- conductive film
- wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は自己整合型埋込み電極コンタクトの製造方法
に関し、さらに詳しくは半導体基体の微細な電極開口部
（コンタクトホール）における電極配線の段差被覆率（
ステップカバレッジ）を向上させるための自己整合型埋
込み電極コンタクトの製造方法に係るものである。
に関し、さらに詳しくは半導体基体の微細な電極開口部
（コンタクトホール）における電極配線の段差被覆率（
ステップカバレッジ）を向上させるための自己整合型埋
込み電極コンタクトの製造方法に係るものである。
一般的な半導体素子製造プロセスにおける埋込み電極コ
ンタクト部の概要構成を第２図に示しである。
ンタクト部の概要構成を第２図に示しである。
すなわち、この第２図において、従来例によるこの種の
自己整合型埋込み電極コンタクトの製造方法としては、
半導体基体９例えばシリコン半導体基板ｌにあって、素
子間分離のための厚い酸化膜２，２を形成した主面上に
、適宜、素子形成（図示省略）をなしたのち、まず下敷
酸化膜３．スムースコート膜４を形成すると共に、所定
の電極接続該当部に対してコンタクトホール５を開口さ
せ、ついでこのコンタクトホール５を含む上部に電極配
線用導電膜１例えばアルミ配線膜６を形成するようにし
ているのである。
自己整合型埋込み電極コンタクトの製造方法としては、
半導体基体９例えばシリコン半導体基板ｌにあって、素
子間分離のための厚い酸化膜２，２を形成した主面上に
、適宜、素子形成（図示省略）をなしたのち、まず下敷
酸化膜３．スムースコート膜４を形成すると共に、所定
の電極接続該当部に対してコンタクトホール５を開口さ
せ、ついでこのコンタクトホール５を含む上部に電極配
線用導電膜１例えばアルミ配線膜６を形成するようにし
ているのである。
ご覧でこのようなコンタクトホール５を通した電極配線
部の形成に際しては、従来からこのコンタクトホール５
部における電極配線のステップカバレッジを向上させる
ために１種々の試みがなされてきているのではあるが、
対象となるコンタクトホールサイズが１．５ｇｍ以下の
場合、必ずしも効果的な手段がなくて、このコンタクト
ホール５部での段差部７に配線断を生じ易く、この種の
半導体素子製造プロセスにおける歩留り低下とか、信頼
性上に種々問題を提起するものであった。
部の形成に際しては、従来からこのコンタクトホール５
部における電極配線のステップカバレッジを向上させる
ために１種々の試みがなされてきているのではあるが、
対象となるコンタクトホールサイズが１．５ｇｍ以下の
場合、必ずしも効果的な手段がなくて、このコンタクト
ホール５部での段差部７に配線断を生じ易く、この種の
半導体素子製造プロセスにおける歩留り低下とか、信頼
性上に種々問題を提起するものであった。
この発明は従来のこのような問題点に鑑み、コンタクト
ホール部での段差部に配線断を生ずる惧れのない、ステ
ップカバレッジを向上させた自己整合型埋込み電極コン
タクトの製造方法を得ることを目的としている。
ホール部での段差部に配線断を生ずる惧れのない、ステ
ップカバレッジを向上させた自己整合型埋込み電極コン
タクトの製造方法を得ることを目的としている。
この発明に係る自己整合型埋込み電極コンタクトの製造
方法は、半導体素子製造プロセスにおいて、電極配線用
開口部を開口させ、この開口部を含んで電極配線用導電
膜を形成させておき、−まず開口部での導電膜の段差部
を含む表面に対して、比較的低粘度のレジスト膜を塗布
し、露光、現像後、同段差部のレジスト膜を残してエツ
チング除去し、またこの残されたレジスト膜をマスクに
して、一旦、導電膜を選択的に、ついで残されたレジス
ト膜をそれぞれにエツチング除去し、これによって開口
部内にのみ選択的に導電膜を残し、その後、この開口部
内に残された導電膜を含む表面に、所定通りの配線用導
電膜を、再度２選択的に形成させるようにしたものであ
る。
方法は、半導体素子製造プロセスにおいて、電極配線用
開口部を開口させ、この開口部を含んで電極配線用導電
膜を形成させておき、−まず開口部での導電膜の段差部
を含む表面に対して、比較的低粘度のレジスト膜を塗布
し、露光、現像後、同段差部のレジスト膜を残してエツ
チング除去し、またこの残されたレジスト膜をマスクに
して、一旦、導電膜を選択的に、ついで残されたレジス
ト膜をそれぞれにエツチング除去し、これによって開口
部内にのみ選択的に導電膜を残し、その後、この開口部
内に残された導電膜を含む表面に、所定通りの配線用導
電膜を、再度２選択的に形成させるようにしたものであ
る。
従ってこの発明方法においては、電極配線用開口部に一
旦、導を膜を埋込み、ついでこの埋込み導電膜を含んで
配線用導電膜を形成させるため、半導体基体の微細な電
極開口部での電極配線の段羨被覆率を格段に向上させる
ことができる。
旦、導を膜を埋込み、ついでこの埋込み導電膜を含んで
配線用導電膜を形成させるため、半導体基体の微細な電
極開口部での電極配線の段羨被覆率を格段に向上させる
ことができる。
以下この発明に係る自己整合型埋込み電極コンタクトの
製造方法の一実施例につき、第１図（ａ）ないしくｃ）
を参照して詳細に説明する。
製造方法の一実施例につき、第１図（ａ）ないしくｃ）
を参照して詳細に説明する。
＠１図（ａ）ないしくｃ）はこの実施例方法を工程順に
示すそれぞれ断面図であり、前記第２図従来例方法と同
一符号は同一または相当部分を示している。
示すそれぞれ断面図であり、前記第２図従来例方法と同
一符号は同一または相当部分を示している。
この実施例方法においては、まず前記従来例方法と同様
にして、素子間分離酸化膜２．２を形成したシリコン半
導体基板１上に、適宜、素子形成をなし、かつ下敷酸化
膜３．スムースコート膜４を形成したのち、コンタクト
ホール５を通して、電極配線用導電膜としてのアルミ配
線膜６を形成しておく。
にして、素子間分離酸化膜２．２を形成したシリコン半
導体基板１上に、適宜、素子形成をなし、かつ下敷酸化
膜３．スムースコート膜４を形成したのち、コンタクト
ホール５を通して、電極配線用導電膜としてのアルミ配
線膜６を形成しておく。
ついで第１図（ａ）に示すように、これらの上面に前記
段差部７を含めて、比較的低粘度（４５ｃｐ程度以下）
のレジストを塗布し、かつ露光、現像してレジスト膜８
を形成する。こ〜でこのように比較的低粘度のレジスト
を用い、その凹部に溜り易い流動性を利用して、最適な
回転数で塗布することにより、形成されたレジスト膜８
の膜厚は、塗布表面の凹凸により変化して、凹部、つま
り段差部７では最大の膜厚となり、凸部では比較的薄い
膜厚となる。
段差部７を含めて、比較的低粘度（４５ｃｐ程度以下）
のレジストを塗布し、かつ露光、現像してレジスト膜８
を形成する。こ〜でこのように比較的低粘度のレジスト
を用い、その凹部に溜り易い流動性を利用して、最適な
回転数で塗布することにより、形成されたレジスト膜８
の膜厚は、塗布表面の凹凸により変化して、凹部、つま
り段差部７では最大の膜厚となり、凸部では比較的薄い
膜厚となる。
次に前記レジスト膜８を５例えばＲＩＥ法によりエツチ
ングすることで、前記コンタクトホール５での段差部７
にのみ、レジス）１１ｇ９が残されることになり、続い
てこの残されたレジスト膜９をマスクにして、前記アル
ミ配線膜８を選択的にエツチング除去することにより、
同図（ｂ）に示すように、コンタクトホール５内にのみ
埋込み電極１０が形成される。
ングすることで、前記コンタクトホール５での段差部７
にのみ、レジス）１１ｇ９が残されることになり、続い
てこの残されたレジスト膜９をマスクにして、前記アル
ミ配線膜８を選択的にエツチング除去することにより、
同図（ｂ）に示すように、コンタクトホール５内にのみ
埋込み電極１０が形成される。
そしてその後、この残されたレジスト膜８をエツチング
除去した上で、同図（ｃ）に示すように。
除去した上で、同図（ｃ）に示すように。
再度、所定通り選択的にアルミ配線膜１１を形成して完
了する。
了する。
従ってこの実施例方法によって得た所期のアルミ配ｍ膜
１１では、第１図（Ｃ）に見られるように、段差部１２
をより一層小さくできて、そのステップカバレッジを格
段に向上し得るのである。
１１では、第１図（Ｃ）に見られるように、段差部１２
をより一層小さくできて、そのステップカバレッジを格
段に向上し得るのである。
以上詳述したようにこの発明方法によれば、半導体素子
製造プロセスにおいて、電極配線用開口部を開口させた
上で、この開口部を含む表面に電極配線用導電膜を形成
させておき、まず開口部での導電膜の段差部を含む表面
に対して、比較的低粘度のレジスト膜を塗布し、露光、
現像後、同段差部のレジスト膜を残してエツチング除去
し、かつ残されたレジスト膜をマスクにして、一旦、導
電膜を選択的に、ついで残されたレジスト膜をそれぞれ
にエツチング除去することにより、開口部内にのみ選択
的に導電膜を残した状態とし、その後、この開口部内に
残された導電膜を含む表面に対して、所定通りの配線用
溝′Ｉ！膜を再度形成させるようにしたから、従来例方
法に比較して半導体基体の微細な電極開口部を通しての
、電極配線の段差被覆率を格段に向上でき、電極開口部
での段差部の存在に伴なう電極配線の断線防止が可能と
なり、半導体素子の製造歩留り、ならびに信頼性を向上
し得るなどの優れた特長を有するものである。
製造プロセスにおいて、電極配線用開口部を開口させた
上で、この開口部を含む表面に電極配線用導電膜を形成
させておき、まず開口部での導電膜の段差部を含む表面
に対して、比較的低粘度のレジスト膜を塗布し、露光、
現像後、同段差部のレジスト膜を残してエツチング除去
し、かつ残されたレジスト膜をマスクにして、一旦、導
電膜を選択的に、ついで残されたレジスト膜をそれぞれ
にエツチング除去することにより、開口部内にのみ選択
的に導電膜を残した状態とし、その後、この開口部内に
残された導電膜を含む表面に対して、所定通りの配線用
溝′Ｉ！膜を再度形成させるようにしたから、従来例方
法に比較して半導体基体の微細な電極開口部を通しての
、電極配線の段差被覆率を格段に向上でき、電極開口部
での段差部の存在に伴なう電極配線の断線防止が可能と
なり、半導体素子の製造歩留り、ならびに信頼性を向上
し得るなどの優れた特長を有するものである。
第１図（ａ）ないしくｃ）はこの発明に係る自−己整合
型埋込み電極コンタクトの製造方法の一実施例による概
要構成を工程順に示すそれぞれ断面図であり、また第２
図は従来例方法による電極コンタクト部の概要構成を示
す断面図である。 １・・・・シリコン半導体基板、５・・・・電極配線用
開口部（コンタクトホール） 、 ８．１１・・・・電
極配線用導電膜、７，１２・・・・段差部、８・・・・
比較的低粘度のレジスト膜、９・・・・残されたレジス
ト膜、１０・・・・残された電極配線用導電膜。 代理人 大 岩 増 雄 第１図 第２図 手続補正書（自発）
型埋込み電極コンタクトの製造方法の一実施例による概
要構成を工程順に示すそれぞれ断面図であり、また第２
図は従来例方法による電極コンタクト部の概要構成を示
す断面図である。 １・・・・シリコン半導体基板、５・・・・電極配線用
開口部（コンタクトホール） 、 ８．１１・・・・電
極配線用導電膜、７，１２・・・・段差部、８・・・・
比較的低粘度のレジスト膜、９・・・・残されたレジス
ト膜、１０・・・・残された電極配線用導電膜。 代理人 大 岩 増 雄 第１図 第２図 手続補正書（自発）
Claims (1)
- 半導体素子製造プロセスにおいて、電極配線用開口部を
開口させ、この開口部を含んで電極配線用導電膜を形成
させたのち、まず前記開口部での導電膜の段差部を含む
表面に、比較的低粘度のレジスト膜を塗布し、露光、現
像後、同段差部のレジスト膜を残してエッチング除去す
ると共に、この残されたレジスト膜をマスクにして、一
旦、前記導電膜を選択的に、ついで残されたレジスト膜
をそれぞれエッチング除去して、前記開口部内にのみ選
択的に導電膜を残し、その後、この開口部内に残された
導電膜を含む表面に、所定通りの配線用導電膜を、再度
、選択的に形成させることを特徴とする自己整合型埋込
み電極コンタクトの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17262485A JPS6232611A (ja) | 1985-08-05 | 1985-08-05 | 自己整合型埋込み電極コンタクトの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17262485A JPS6232611A (ja) | 1985-08-05 | 1985-08-05 | 自己整合型埋込み電極コンタクトの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232611A true JPS6232611A (ja) | 1987-02-12 |
Family
ID=15945324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17262485A Pending JPS6232611A (ja) | 1985-08-05 | 1985-08-05 | 自己整合型埋込み電極コンタクトの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232611A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205951A (ja) * | 1987-02-19 | 1988-08-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | 安定な低抵抗コンタクト |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157545A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6085516A (ja) * | 1983-10-17 | 1985-05-15 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-08-05 JP JP17262485A patent/JPS6232611A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157545A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6085516A (ja) * | 1983-10-17 | 1985-05-15 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205951A (ja) * | 1987-02-19 | 1988-08-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | 安定な低抵抗コンタクト |
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