JPS61276324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61276324A JPS61276324A JP11780885A JP11780885A JPS61276324A JP S61276324 A JPS61276324 A JP S61276324A JP 11780885 A JP11780885 A JP 11780885A JP 11780885 A JP11780885 A JP 11780885A JP S61276324 A JPS61276324 A JP S61276324A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- recess
- semiconductor substrate
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に段差部を有
する半導体基体に所望の材料を埋込Ｉυでその表面を平
坦化する方法に関する。
する半導体基体に所望の材料を埋込Ｉυでその表面を平
坦化する方法に関する。
表面に凹凸を有する半導体基体の凹部に所望の材料を埋
込んでその表面を平坦化する平坦化技術としては、従来
から種々のものが提案されている。
込んでその表面を平坦化する平坦化技術としては、従来
から種々のものが提案されている。
第２図は従来の平坦化技術を説明するための製造工程別
の素子断面図である。以下、第２図（Ａ）〜（Ｄ）を用
いて従来の技術を説明する。
の素子断面図である。以下、第２図（Ａ）〜（Ｄ）を用
いて従来の技術を説明する。
凹部９を有する半導体基体１０の表面にシリコン酸化膜
（Ｓ ｉ Ｏ２）を埋め込む場合、まず第２図（Ａ）に
示すように半導体基体１０の表面にＳ ｉ Ｏ２膜１１
を被着形成する。
（Ｓ ｉ Ｏ２）を埋め込む場合、まず第２図（Ａ）に
示すように半導体基体１０の表面にＳ ｉ Ｏ２膜１１
を被着形成する。
次いで、同図（Ｂ）に示すように、８１０２膜１１と同
じエツチング速度を有するように調整した材料ｆｆ１１
２をこの５ｉ０２膜１１上に被着し、この材料ＷＪ１２
の表面がほぼ平坦になるようにする。この材料層１２の
被着に際しては、その材質に応じて塗布またはＣＶＤ等
の手段により形成することができる。
じエツチング速度を有するように調整した材料ｆｆ１１
２をこの５ｉ０２膜１１上に被着し、この材料ＷＪ１２
の表面がほぼ平坦になるようにする。この材料層１２の
被着に際しては、その材質に応じて塗布またはＣＶＤ等
の手段により形成することができる。
次いで同図（Ｃ）に示すように、この材料層１２および
５ｉ０２膜１１を表面から半導体基体１０（７）凸ＮＳ
１３上（７）Ｓ ｉ ０２１１１１１が除去すｔＬ ６
までエツチングして除去する。このときのエツチングは
、異方性ドライエツチングを使用するのが一般的である
。
５ｉ０２膜１１を表面から半導体基体１０（７）凸ＮＳ
１３上（７）Ｓ ｉ ０２１１１１１が除去すｔＬ ６
までエツチングして除去する。このときのエツチングは
、異方性ドライエツチングを使用するのが一般的である
。
このあと残った材料層１２を除去すると、第２図（Ｄ）
に示すように、半導体基体１０の凹部９に５１０２膜１
１が埋め込まれた構造を得ることができる。
に示すように、半導体基体１０の凹部９に５１０２膜１
１が埋め込まれた構造を得ることができる。
このような従来の半導体装置の製造方法では、半導体基
体の凹部に埋め込む材料（前述の例では５ｉ０２膜）と
エツチング速度を同じに調整した特殊な材料を使用しな
ければならない。また、この特殊な材料をエツチングす
る際に、その材料の材質によってはドライエツチング時
に使用するガスとの反応によって特殊なデポジション膜
が生成し、このデポジション膜がウェハ表面に付着して
ウェハを汚染するという問題があった。
体の凹部に埋め込む材料（前述の例では５ｉ０２膜）と
エツチング速度を同じに調整した特殊な材料を使用しな
ければならない。また、この特殊な材料をエツチングす
る際に、その材料の材質によってはドライエツチング時
に使用するガスとの反応によって特殊なデポジション膜
が生成し、このデポジション膜がウェハ表面に付着して
ウェハを汚染するという問題があった。
また、ＳｉＯ２膜とその上に形成された材料層とを同時
にエツチングするため、５１０２膜のみをエツチングす
る場合と比較してエツチング時ｌが長くなり、このため
エツチングによるダメージが大きく、生産性が低いとい
う問題があった。さらにエツチングの終了判定が難しく
、しかもウェハ面内を均一にエツチングするのが難しい
ため、凹部に残される材料層の量のバラツキが大きくな
り制御性に問題があった。
にエツチングするため、５１０２膜のみをエツチングす
る場合と比較してエツチング時ｌが長くなり、このため
エツチングによるダメージが大きく、生産性が低いとい
う問題があった。さらにエツチングの終了判定が難しく
、しかもウェハ面内を均一にエツチングするのが難しい
ため、凹部に残される材料層の量のバラツキが大きくな
り制御性に問題があった。
本発明は上述した従来技術の欠点を除去するためになさ
れたもので、半導体基体の凹部に任意の材料を埋め込む
に際し、特殊な材料を使用することなく容易に埋め込み
が実現できる半導体装置の製造方法を提供することを目
的とする。
れたもので、半導体基体の凹部に任意の材料を埋め込む
に際し、特殊な材料を使用することなく容易に埋め込み
が実現できる半導体装置の製造方法を提供することを目
的とする。
（発明の概要〕
上記の目的を達成するため本発明は、表面に凹凸を有す
る半導体基体の凹部に所望の材料を埋込み、それによっ
て半導体基体の表面を平坦化する半導体装置の製造方法
において、半導体基体の表面に所望の材料を被着して材
料層を形成する工程と、材料層表面の凹部に充填されか
つ表面がほぼ平坦化する程度に材料層表面にポジ型レジ
ストを塗布する工程と、凹部に充填されたレジスト部分
のみが未感光となるようポジ型レジストを露光する工程
と、感光したポジ型レジストを除去し未感光のレジスト
をマスクとして材料層をエツチングする工程とを備える
半導体装置の製造方法を提供するものである。
る半導体基体の凹部に所望の材料を埋込み、それによっ
て半導体基体の表面を平坦化する半導体装置の製造方法
において、半導体基体の表面に所望の材料を被着して材
料層を形成する工程と、材料層表面の凹部に充填されか
つ表面がほぼ平坦化する程度に材料層表面にポジ型レジ
ストを塗布する工程と、凹部に充填されたレジスト部分
のみが未感光となるようポジ型レジストを露光する工程
と、感光したポジ型レジストを除去し未感光のレジスト
をマスクとして材料層をエツチングする工程とを備える
半導体装置の製造方法を提供するものである。
以下本発明の実施例を図面に基づいて詳細に説明する。
第１図（Ａ）〜（Ｆ）は一実施例を示す製造工程別の素
子新面図である。なお、第２図と同一要素には同一符号
を付す。本実施例の場合にも、半導体基体１０の凹部９
に埋込むべき材料は５１０２１１ｍであると仮定する。
子新面図である。なお、第２図と同一要素には同一符号
を付す。本実施例の場合にも、半導体基体１０の凹部９
に埋込むべき材料は５１０２１１ｍであると仮定する。
第１図（Ａ＞に示すように半導体基体１０は、半導体基
板１上に数百オングストローム（入）の絶縁膜を介して
設けられた６０００膜程度の厚さの半導体多結晶層２と
、３０００人程度０厚さのｍ間絶縁ＩＩ！３からなる凹
部９を有する構造となっている。そして、凹部９を含む
半導体基体１０の表面には１００００膜程度の厚さの ５ｉ０２膜４が被着形成されている。
板１上に数百オングストローム（入）の絶縁膜を介して
設けられた６０００膜程度の厚さの半導体多結晶層２と
、３０００人程度０厚さのｍ間絶縁ＩＩ！３からなる凹
部９を有する構造となっている。そして、凹部９を含む
半導体基体１０の表面には１００００膜程度の厚さの ５ｉ０２膜４が被着形成されている。
このような半導体基体１０上に、同図（８）に示すよう
に、５ｉ０２膜４の表面にポジ型レジストを１μｍ程の
厚さで塗布してレジスト層５を形成する。その際、この
ポジ型レジスト層５の表面がほぼ平坦となるように塗布
する。従って凹部９の上に被着したＳｉＯ□１１１４に
形成された段差凹部９′の部分にはレジストｍ５は厚く
、それ以外の部分には薄くなるように塗布される。
に、５ｉ０２膜４の表面にポジ型レジストを１μｍ程の
厚さで塗布してレジスト層５を形成する。その際、この
ポジ型レジスト層５の表面がほぼ平坦となるように塗布
する。従って凹部９の上に被着したＳｉＯ□１１１４に
形成された段差凹部９′の部分にはレジストｍ５は厚く
、それ以外の部分には薄くなるように塗布される。
次いでこのレジスト膜５を全面露光するのであるが、露
光条件を適当に調節することにより、第１図（Ｃ）に示
すようにレジスト膜の膜厚の薄い表面層付近のレジスト
層５のみが感光するように露光する。このようにすると
Ｓ ｉ Ｏ２ｇ１４上のレジスト層５は、凸部にあって
その膜厚が小さい部分では感光したレジスト層５′とな
り、四部９′上にあってそのレジストの膜厚が大きい部
分では未感光のポジ型レジスト層５“ができる。
光条件を適当に調節することにより、第１図（Ｃ）に示
すようにレジスト膜の膜厚の薄い表面層付近のレジスト
層５のみが感光するように露光する。このようにすると
Ｓ ｉ Ｏ２ｇ１４上のレジスト層５は、凸部にあって
その膜厚が小さい部分では感光したレジスト層５′とな
り、四部９′上にあってそのレジストの膜厚が大きい部
分では未感光のポジ型レジスト層５“ができる。
このように本発明方法では、段差凹部９′に塗布された
レジスト層５が感光しないような露光条件で露光を行な
うことが必要である。具体的には、例えばレジストｌ！
１５に入射される光の焦点をレジスト１５の上面に設定
することにより、凹部９′のレジストＷ５が露光されな
いようにする方法がある。また光を斜め方向から入射す
ることにより、凹部９′に光が届かないようにする方法
もある。
レジスト層５が感光しないような露光条件で露光を行な
うことが必要である。具体的には、例えばレジストｌ！
１５に入射される光の焦点をレジスト１５の上面に設定
することにより、凹部９′のレジストＷ５が露光されな
いようにする方法がある。また光を斜め方向から入射す
ることにより、凹部９′に光が届かないようにする方法
もある。
更にレジスト材料として光感度の低いものを使用すれば
、露光時間の調節によって凹部９′が露光されないよう
にすることが容易である。なお露光は半導体基体１０の
全面にわたって行なうため、 −露光の際にマス
クを使う必要はない。
、露光時間の調節によって凹部９′が露光されないよう
にすることが容易である。なお露光は半導体基体１０の
全面にわたって行なうため、 −露光の際にマス
クを使う必要はない。
次いで第１図（Ｄ）に示すように、感光したレジスト層
５′を適当な現像剤を用いて処理することにより除去し
、凹部９′のみに未感光のレジスト１１１５“が残るよ
うにする。そしてこの残存したレジスト層５“をマスク
として、第１図（Ｅ）に示すように５ｉ０２４を異方性
ドライエツチングにより選択的に除去し、層間絶縁膜３
の表面を露出させる。
５′を適当な現像剤を用いて処理することにより除去し
、凹部９′のみに未感光のレジスト１１１５“が残るよ
うにする。そしてこの残存したレジスト層５“をマスク
として、第１図（Ｅ）に示すように５ｉ０２４を異方性
ドライエツチングにより選択的に除去し、層間絶縁膜３
の表面を露出させる。
次いで第１図（Ｆ）に示すようにレジスト層５〃を除去
すれば、半導体基体１０の凹部９に５ｉ０２膜４が埋込
まれ、しかもその表面が平坦化した半導体装置が得られ
る。
すれば、半導体基体１０の凹部９に５ｉ０２膜４が埋込
まれ、しかもその表面が平坦化した半導体装置が得られ
る。
以上の説明は凹部９′に埋込む材料がＳｉＯ２の場合の
ものであるが、この埋込むべき材料はこれに限定される
ものではなく、アルミニウム（Ａｊ）、窒化シリコン（
ＳｉＮ）、ポリシリコン、モリブデンシリサイド（ＭＯ
Ｓ ｉ ） 、チタン（Ｔｉ）等も材料であって、もよ
い。また本発明は段差構造を有する凹部のみらず、コン
タクトホール内に任意の材質の材料を埋込む場合にも適
用できる。
ものであるが、この埋込むべき材料はこれに限定される
ものではなく、アルミニウム（Ａｊ）、窒化シリコン（
ＳｉＮ）、ポリシリコン、モリブデンシリサイド（ＭＯ
Ｓ ｉ ） 、チタン（Ｔｉ）等も材料であって、もよ
い。また本発明は段差構造を有する凹部のみらず、コン
タクトホール内に任意の材質の材料を埋込む場合にも適
用できる。
第３図は半導体基板２０上の１ｉｌｌｆｌ絶縁膜２１に
開孔されたコンタクトホール２２内に、材料層としてボ
ラ９．９３２層２３を埋込み、その上に金属配線層２４
を形成した状態を示す断面図である。
開孔されたコンタクトホール２２内に、材料層としてボ
ラ９．９３２層２３を埋込み、その上に金属配線層２４
を形成した状態を示す断面図である。
このような構造を採用することにより、金属配線ｌ！！
１２４のコンタクト部での段差による配線切れや、半導
体基板２０へのエレクトロマイグレーションによる断線
および接合の破壊等を防止し、半導体装置の信頼性を向
上させることができる。
１２４のコンタクト部での段差による配線切れや、半導
体基板２０へのエレクトロマイグレーションによる断線
および接合の破壊等を防止し、半導体装置の信頼性を向
上させることができる。
第４図は本発明を多層配線の層間絶縁膜の平坦化に応用
した例を示す断面図である。半導体基板３０上の第１配
線１１３１と第１層間絶縁膜３２とで生じた段差溝に、
本発明による平坦化技術を用いて５ｉ０２膜３３を埋込
み、平坦化を施す。そしてその上に第一２配線層３４を
形成することにより、第２配線層３４の段差切れを防止
し、多層配線の信頼性を向上させることができる。
した例を示す断面図である。半導体基板３０上の第１配
線１１３１と第１層間絶縁膜３２とで生じた段差溝に、
本発明による平坦化技術を用いて５ｉ０２膜３３を埋込
み、平坦化を施す。そしてその上に第一２配線層３４を
形成することにより、第２配線層３４の段差切れを防止
し、多層配線の信頼性を向上させることができる。
以上の通り本発明では、ポジ型レジストを選択的に感光
させる技術を用いて平坦化を行なうようにしたので、段
差構造を有する半導体基体の凹部に自己整合的に任意の
材料層を埋め込むことが容易にできる半導体装置の！ｌ
ｊ造方決方法ることができる。
させる技術を用いて平坦化を行なうようにしたので、段
差構造を有する半導体基体の凹部に自己整合的に任意の
材料層を埋め込むことが容易にできる半導体装置の！ｌ
ｊ造方決方法ることができる。
抛１図は本発明の一実施例を示す製造工程別の断面図、
第２図は従来の方法を示す製造工程別の断面図、第３図
および第４図は本発明の方法で製造された半導体装置の
要部の断面図である。 ４・・・５ｉ０２膜、５・・・ポジ型レジスト層、５′
・・・感光したポジ型レジスト層、５“・・・未感光の
ポジ型レジスト層、１０・・・半導体基体。
第２図は従来の方法を示す製造工程別の断面図、第３図
および第４図は本発明の方法で製造された半導体装置の
要部の断面図である。 ４・・・５ｉ０２膜、５・・・ポジ型レジスト層、５′
・・・感光したポジ型レジスト層、５“・・・未感光の
ポジ型レジスト層、１０・・・半導体基体。
Claims (1)
- 【特許請求の範囲】 １、表面に凹凸を有する半導体基体の凹部に所望の材料
を埋込んで前記半導体基体の表面を平坦化する半導体装
置の製造方法において、前記半導体基体の表面に前記所
望の材料を被着して材料層を形成する工程と、前記材料
層表面の凹部に充填されかつ表面がほぼ平坦化する程度
に前記材料層表面にポジ型レジストを塗布する工程と、
前記凹部に充填された前記ポジ型レジストのみが未感光
となるよう露光する工程と、感光した前記ポジ型レジス
ト部分を除去し未感光の前記ポジ型レジスト部分をマス
クとして前記材料層をエッチングする工程とを備えるこ
とを特徴とする半導体装置の製造方法。 ２、前記所望の材料としてＳｉＯ＿２、Ａｌ、Ｓｉ＿３
Ｎ＿４、ポリシリコン、ＭｏＳｉ又はＴｉを用いる特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11780885A JPS61276324A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11780885A JPS61276324A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276324A true JPS61276324A (ja) | 1986-12-06 |
Family
ID=14720779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11780885A Pending JPS61276324A (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63269535A (ja) * | 1987-04-27 | 1988-11-07 | Fuji Electric Co Ltd | 半導体素子表面の平坦化法 |
-
1985
- 1985-05-31 JP JP11780885A patent/JPS61276324A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63269535A (ja) * | 1987-04-27 | 1988-11-07 | Fuji Electric Co Ltd | 半導体素子表面の平坦化法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0669351A (ja) | 多層金属配線構造のコンタクトの製造方法 | |
| JP2737979B2 (ja) | 半導体装置 | |
| JPS61276324A (ja) | 半導体装置の製造方法 | |
| US6448183B1 (en) | Method of forming contact portion of semiconductor element | |
| JPH08255835A (ja) | 半導体素子のプラグ形成方法 | |
| JP4226115B2 (ja) | 半導体素子のマスク製造方法 | |
| US6143644A (en) | Method to prevent passivation from keyhole damage and resist extrusion | |
| JP2808674B2 (ja) | 半導体装置の製造方法 | |
| JP2856489B2 (ja) | 半導体装置の製造方法 | |
| JPH07147225A (ja) | 半導体装置およびその製造方法 | |
| JP2783898B2 (ja) | 半導体装置の製造方法 | |
| JP2770398B2 (ja) | コンタクトホールの形成方法 | |
| JPS6312381B2 (ja) | ||
| KR0153980B1 (ko) | 평탄화방법 | |
| KR100607776B1 (ko) | 반도체 리소그래피 공정에서의 하드마스크 형성 방법 | |
| JPS6362104B2 (ja) | ||
| JPH06333818A (ja) | 半導体装置の製造方法及びこれに用いられる装置 | |
| JPH088341A (ja) | 半導体装置の製造方法 | |
| JPS61161721A (ja) | 表面平坦化法 | |
| JPH0269934A (ja) | 半導体装置の製造方法 | |
| JPS5893330A (ja) | 半導体装置の製造方法 | |
| JPH04255227A (ja) | 半導体装置製造方法 | |
| JPH0449638A (ja) | 半導体装置 | |
| JPS61216344A (ja) | 半導体装置の製造方法 | |
| JPH0513599A (ja) | 半導体装置の配線形成方法 |