JPH08255835A - 半導体素子のプラグ形成方法 - Google Patents
半導体素子のプラグ形成方法Info
- Publication number
- JPH08255835A JPH08255835A JP7331024A JP33102495A JPH08255835A JP H08255835 A JPH08255835 A JP H08255835A JP 7331024 A JP7331024 A JP 7331024A JP 33102495 A JP33102495 A JP 33102495A JP H08255835 A JPH08255835 A JP H08255835A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- plug
- selective
- contact
- contact holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Abstract
(57)【要約】
【課題】 選択的に過度成長した金属をエッチバックす
ることにより、コンタクトの深さが異なるいろいろなコ
ンタクトが同時に存在するとき、一部コンタクトの深さ
が浅いコンタクトにおける選択金属の過度成長の問題
点、即ち、層被覆不良のような問題点の発生を防止し
て、素子の特性及び収率を向上させる半導体素子のプラ
グ形成方法を提供することを目的とする。 【解決手段】 半導体素子のプラグ形成方法において、
ウェハー上にコンタクトホールを形成した後、選択伝導
層を形成する第１段階；上記選択伝導層のうち、過度に
成長した部位を露出させるよう蝕刻ベリアを形成する第
２段階；及び上記露出した選択伝導層の一部の厚さを除
去する第３段階を含むことを特徴とする。
ることにより、コンタクトの深さが異なるいろいろなコ
ンタクトが同時に存在するとき、一部コンタクトの深さ
が浅いコンタクトにおける選択金属の過度成長の問題
点、即ち、層被覆不良のような問題点の発生を防止し
て、素子の特性及び収率を向上させる半導体素子のプラ
グ形成方法を提供することを目的とする。 【解決手段】 半導体素子のプラグ形成方法において、
ウェハー上にコンタクトホールを形成した後、選択伝導
層を形成する第１段階；上記選択伝導層のうち、過度に
成長した部位を露出させるよう蝕刻ベリアを形成する第
２段階；及び上記露出した選択伝導層の一部の厚さを除
去する第３段階を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のプラグ
形成方法に関する。
形成方法に関する。
【０００２】
【従来の技術】一般的に、従来の金属化工程では、選択
金属蒸着でプラグ工程遂行後、スパッター（ｓｕｐｔｔ
ｅｒ）による金属線蒸着を行っていた。この際、素子が
高集積化され一体化されるに従って、選択プラグ工程時
にコンタクトの深さが異なるいろいろなコンタクトが同
時に存在するようになり、選択金属の蒸着厚さをコンタ
クトの深さが深い厚さ程蒸着すると、コンタクト深さが
浅いコンタクトで選択金属が過度成長するようになり、
浅いコンタクト厚さ程蒸着すると、コンタクトの深さが
コンタクトで追後スパッター工程で蒸着される金属の層
被覆不良により素子不良を発生させる問題点があった。
金属蒸着でプラグ工程遂行後、スパッター（ｓｕｐｔｔ
ｅｒ）による金属線蒸着を行っていた。この際、素子が
高集積化され一体化されるに従って、選択プラグ工程時
にコンタクトの深さが異なるいろいろなコンタクトが同
時に存在するようになり、選択金属の蒸着厚さをコンタ
クトの深さが深い厚さ程蒸着すると、コンタクト深さが
浅いコンタクトで選択金属が過度成長するようになり、
浅いコンタクト厚さ程蒸着すると、コンタクトの深さが
コンタクトで追後スパッター工程で蒸着される金属の層
被覆不良により素子不良を発生させる問題点があった。
【０００３】更に浅いコンタクトで過度成長された選択
金属は、素子のショット誘発や、追後露光作業時に整列
キー（Ａｌｉｇｎ Ｋｅｙ）に悪い影響を及ぼす問題点
があった。
金属は、素子のショット誘発や、追後露光作業時に整列
キー（Ａｌｉｇｎ Ｋｅｙ）に悪い影響を及ぼす問題点
があった。
【０００４】
【発明が解決しようとする課題】従って、上記問題点を
解決するために案出した本発明は、選択的に過度成長さ
れた金属をエッチバック（ｅｔｃｈ ｂａｃｋ）するこ
とにより、コンタクトの深さが異なるいろいろなコンタ
クトが同時に存在するとき、一部コンタクトの深さが浅
いコンタクトにおける選択金属の過度成長の問題点、即
ち、層被覆不良のような問題点の発生を防止して、素子
の特性及び収率を向上させる半導体素子のプラグ形成方
法を提供することを目的とする。
解決するために案出した本発明は、選択的に過度成長さ
れた金属をエッチバック（ｅｔｃｈ ｂａｃｋ）するこ
とにより、コンタクトの深さが異なるいろいろなコンタ
クトが同時に存在するとき、一部コンタクトの深さが浅
いコンタクトにおける選択金属の過度成長の問題点、即
ち、層被覆不良のような問題点の発生を防止して、素子
の特性及び収率を向上させる半導体素子のプラグ形成方
法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体素子のプラグ形成方法において、ウ
ェハー上にコンタクトホールを形成した後、選択伝導層
を形成する第１段階；上記選択伝導層のうち、過度成長
した部位を露出させるよう蝕刻ベリアを形成する第２段
階；及び上記露出した選択伝導層の一部の厚さを除去す
る第３段階を含むことを特徴とする。
に本発明は、半導体素子のプラグ形成方法において、ウ
ェハー上にコンタクトホールを形成した後、選択伝導層
を形成する第１段階；上記選択伝導層のうち、過度成長
した部位を露出させるよう蝕刻ベリアを形成する第２段
階；及び上記露出した選択伝導層の一部の厚さを除去す
る第３段階を含むことを特徴とする。
【０００６】
【発明の実施の形態】以下、添付した図１乃至図１０を
参照して本発明の実施例を詳細に説明すると次の通りで
ある。まず、図１乃至図７は、本発明の一実施例に係る
金属プラグ形成過程を示す断面図であり、図８乃至図１
０は本発明の別の実施例に係る金属プラグ形成過程を示
す工程断面図である。図において、１はシリコン基板、
２はフィールド酸化層、３，５は絶縁層、４は導電配
線、６，９はコンタクトホール、７は選択金属層、８は
感光膜、１０はＡｌ（アルミニウム）配線を夫々示す。
参照して本発明の実施例を詳細に説明すると次の通りで
ある。まず、図１乃至図７は、本発明の一実施例に係る
金属プラグ形成過程を示す断面図であり、図８乃至図１
０は本発明の別の実施例に係る金属プラグ形成過程を示
す工程断面図である。図において、１はシリコン基板、
２はフィールド酸化層、３，５は絶縁層、４は導電配
線、６，９はコンタクトホール、７は選択金属層、８は
感光膜、１０はＡｌ（アルミニウム）配線を夫々示す。
【０００７】先ず、本発明の技術的な原理について考察
してみる。本発明は選択金属のエッチバック工程を選択
的に遂行できるよう感光膜を塗布した後、過度成長され
た金属プラグ表面をオープンさせるために露光工程を経
た後、金属層をオープンさせる。その後、湿式工程遂行
により選択的に過度成長された金属をエッチバックして
プラグ工程を遂行する方法である。
してみる。本発明は選択金属のエッチバック工程を選択
的に遂行できるよう感光膜を塗布した後、過度成長され
た金属プラグ表面をオープンさせるために露光工程を経
た後、金属層をオープンさせる。その後、湿式工程遂行
により選択的に過度成長された金属をエッチバックして
プラグ工程を遂行する方法である。
【０００８】この際、過度成長された金属表面をオープ
ンさせる方法は、過度成長された部分のコンタクトを選
択的にオープンさせるマスクを用いる方法（別の実施
例）と、当初コンタクトオープン時に用いられたマスク
を再使用して露光工程時に露出時間調節により過度成長
された金属表面のみをオープンさせる（第一実施例）二
つの方法がある。
ンさせる方法は、過度成長された部分のコンタクトを選
択的にオープンさせるマスクを用いる方法（別の実施
例）と、当初コンタクトオープン時に用いられたマスク
を再使用して露光工程時に露出時間調節により過度成長
された金属表面のみをオープンさせる（第一実施例）二
つの方法がある。
【０００９】ここで、本発明の一実施例であるコンタク
トオープン時に用いられたマスクを再使用して露光工程
時に露出時間調節により過度成長された金属表面のみを
オープンさせる方法について考察してみる。本発明の第
一実施例は、図１に示す通り、シリコン基板（１）に素
子分離用フィールド酸化層（２）、絶縁層（３）、導電
配線（４）、絶縁層（５）を形成した後、蝕刻工程によ
りシリコン基板（１）と導電配線（４）が露出されたコ
ンタクトホール（６），（６′）を形成する。
トオープン時に用いられたマスクを再使用して露光工程
時に露出時間調節により過度成長された金属表面のみを
オープンさせる方法について考察してみる。本発明の第
一実施例は、図１に示す通り、シリコン基板（１）に素
子分離用フィールド酸化層（２）、絶縁層（３）、導電
配線（４）、絶縁層（５）を形成した後、蝕刻工程によ
りシリコン基板（１）と導電配線（４）が露出されたコ
ンタクトホール（６），（６′）を形成する。
【００１０】次いで、図２に示す通り、形成されたコン
タクトホール（６），（６′）に選択ＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法に
より選択金属層（選択伝導層）（７），（７′）を形成
する。図面は選択金属層を深いコンタクトホール（６）
の厚さ程蒸着した断面図であって、浅い部位のコンタク
トホール（６′）で選択金属層（７′）が過度成長（ｏ
ｖｅｒ ｇｒｏｗｔｈ）したことが分る。ここで、選択
金属層（７），（７′）はダングステン（Ｗ），アルミ
ニウムＡｌ，銅Ｃｕ等の一般的な半導体工程に用いられ
る金属をいう。本発明においては、選択金属層がタング
ステンＷであるとして説明する（第１段階）。
タクトホール（６），（６′）に選択ＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法に
より選択金属層（選択伝導層）（７），（７′）を形成
する。図面は選択金属層を深いコンタクトホール（６）
の厚さ程蒸着した断面図であって、浅い部位のコンタク
トホール（６′）で選択金属層（７′）が過度成長（ｏ
ｖｅｒ ｇｒｏｗｔｈ）したことが分る。ここで、選択
金属層（７），（７′）はダングステン（Ｗ），アルミ
ニウムＡｌ，銅Ｃｕ等の一般的な半導体工程に用いられ
る金属をいう。本発明においては、選択金属層がタング
ステンＷであるとして説明する（第１段階）。
【００１１】次いで、図３に示す通り、浅いコンタクト
ホール（６′）で過度成長された選択金属層Ｗプラグを
エッチバックするために感光膜（８）を塗布させる（第
４段階）。
ホール（６′）で過度成長された選択金属層Ｗプラグを
エッチバックするために感光膜（８）を塗布させる（第
４段階）。
【００１２】続いて、図４に示す通り、上記図１のコン
タクトをオープンさせるために用いられたマスクと、露
光作業により再びコンタクトホール（９），（９′）を
オープンさせる。この際、コンタクトオープン時に深い
コンタクトは底が露出されないようにし、過度成長され
たコンタクト部位表面のみ露出されるよう露出時間を調
節する。
タクトをオープンさせるために用いられたマスクと、露
光作業により再びコンタクトホール（９），（９′）を
オープンさせる。この際、コンタクトオープン時に深い
コンタクトは底が露出されないようにし、過度成長され
たコンタクト部位表面のみ露出されるよう露出時間を調
節する。
【００１３】即ち、過度成長された金属の厚さに従っ
て、露出時間を調節する。即ち、過度成長した金属の厚
さに従って、露出時間を５０秒以下程度に調節して金属
が過度成長した部分のみ選択的にオープンさせる。この
際、感光膜の厚さは０．５乃至１．５μｍ程にする（第
２段階）。その後、過度成長した選択金属をエッチバッ
クするために湿式Ｈ2 Ｏ2 溶液に浸漬する。過度成長し
た選択金属の厚さに従ってＨ2 Ｏ2 溶液に浸漬する時間
を調節する。選択金属層がタングステンＷの場合、約４
０００Å過度成長したとき、４０秒程蝕刻する（第３段
階）。
て、露出時間を調節する。即ち、過度成長した金属の厚
さに従って、露出時間を５０秒以下程度に調節して金属
が過度成長した部分のみ選択的にオープンさせる。この
際、感光膜の厚さは０．５乃至１．５μｍ程にする（第
２段階）。その後、過度成長した選択金属をエッチバッ
クするために湿式Ｈ2 Ｏ2 溶液に浸漬する。過度成長し
た選択金属の厚さに従ってＨ2 Ｏ2 溶液に浸漬する時間
を調節する。選択金属層がタングステンＷの場合、約４
０００Å過度成長したとき、４０秒程蝕刻する（第３段
階）。
【００１４】このように、過度成長した選択金属層
（７′）をエッチバックすると、図５の通りになる。最
後に、図６の通り、感光膜（８）を除去し（第５段
階）、図７の通り、全体構造上部にＡｌ配線（１０）を
形成する。
（７′）をエッチバックすると、図５の通りになる。最
後に、図６の通り、感光膜（８）を除去し（第５段
階）、図７の通り、全体構造上部にＡｌ配線（１０）を
形成する。
【００１５】本発明の別の実施例であって、過度成長さ
れた部分のコンタクトを選択的にオープンさせるマスク
を用いる方法について図８乃至図１０を参照して説明す
る。
れた部分のコンタクトを選択的にオープンさせるマスク
を用いる方法について図８乃至図１０を参照して説明す
る。
【００１６】本発明の別の実施例は、上記第一実施例と
同一に工程が進行されるが、但し、マスク作業は新たに
製造したマスクを利用して全体構造上部に塗布された感
光膜（１１）のうち、過度成長されたコンタクト部位に
のみ選択的にウィンドーオープンするものである（第６
段階）。
同一に工程が進行されるが、但し、マスク作業は新たに
製造したマスクを利用して全体構造上部に塗布された感
光膜（１１）のうち、過度成長されたコンタクト部位に
のみ選択的にウィンドーオープンするものである（第６
段階）。
【００１７】
【発明の効果】上記の通り成る本発明は、コンタクトの
深さが異なるいろいろなコンタクトが同時に存在すると
き、一部コンタクトの深さが浅いコンタクトにおける選
択金属の過度成長の問題点、即ち、層被覆不良のような
問題点の発生を防止して、素子の特性及び収率を向上さ
せる特有の効果がある。
深さが異なるいろいろなコンタクトが同時に存在すると
き、一部コンタクトの深さが浅いコンタクトにおける選
択金属の過度成長の問題点、即ち、層被覆不良のような
問題点の発生を防止して、素子の特性及び収率を向上さ
せる特有の効果がある。
【図１】本発明の第１実施例に係る金属プラグ形成過程
を示す工程図である。
を示す工程図である。
【図２】図１の次の工程を示す工程図である。
【図３】図２の次の工程を示す工程図である。
【図４】図３の次の工程を示す工程図である。
【図５】図４の次の工程を示す工程図である。
【図６】図５の次の工程を示す工程図である。
【図７】最終工程を示す工程図である。
【図８】本発明の他の実施例に係る金属プラグ形成過程
を示す断面図である。
を示す断面図である。
【図９】図８の次の工程を示す工程図である。
【図１０】図９の次の工程を示す工程図である。
１ シリコン基板 ２ フィールド酸化層 ３，５ 絶縁層 ４ 導電配線 ６，９ コンタクトホール ７ 選択金属層 ８ 感光膜 １０ Ａ１配線
Claims (5)
- 【請求項１】 半導体素子のプラグ形成方法において、 ウェハー上にコンタクトホールを形成した後、選択伝導
層を形成する第１段階；上記選択伝導層のうち、過度に
成長した部位を露出させるよう蝕刻ベリアを形成する第
２段階；及び上記露出した選択伝導層の一部の厚さを除
去する第３段階を含むことを特徴とする半導体素子のプ
ラグ形成方法。 - 【請求項２】 上記第２段階は、 全体構造上部に感光膜を塗布する第４段階；選択マスク
を用いて過度成長した上記選択伝導層部位の上記感光膜
を除去する第５段階を含むことを特徴とする請求項１記
載の半導体素子のプラグ形成方法。 - 【請求項３】 上記第２段階は、 全体構造上部に感光膜を塗布する第６段階；を含み、上
記コンタクトホール形成のためのマスクを利用して上記
感光膜の一部厚さのみを露光させることを特徴とする請
求項１記載の半導体素子のプラグ形成方法。 - 【請求項４】 上記第３段階は、 上記露出された選択伝導層の一部厚さを湿式蝕刻するこ
とを特徴とする請求項１記載の半導体素子のプラグ形成
方法。 - 【請求項５】 上記選択伝導層は、 タングステン，Ａｌ，Ｃｕのうち、いずれ一つであるこ
とを特徴とする請求項１，２，３又は４記載の半導体素
子のプラグ形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032252A KR0137579B1 (ko) | 1994-11-30 | 1994-11-30 | 반도체 소자의 플러그 형성방법 |
| KR1994P32252 | 1994-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255835A true JPH08255835A (ja) | 1996-10-01 |
| JP2720023B2 JP2720023B2 (ja) | 1998-02-25 |
Family
ID=19399885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7331024A Expired - Fee Related JP2720023B2 (ja) | 1994-11-30 | 1995-11-27 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5686358A (ja) |
| JP (1) | JP2720023B2 (ja) |
| KR (1) | KR0137579B1 (ja) |
| CN (1) | CN1053064C (ja) |
| GB (1) | GB2295724B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315849B1 (ko) * | 1999-05-11 | 2001-12-12 | 황인길 | 다층 배선의 콘택 형성 방법 |
| JP2001244570A (ja) * | 2000-02-29 | 2001-09-07 | Sony Corp | 半導体レーザ、レーザカプラおよびデータ再生装置、データ記録装置ならびに半導体レーザの製造方法 |
| ES2751021T3 (es) * | 2006-08-16 | 2020-03-30 | Dow Global Technologies Llc | Procedimiento para bromar copolímeros de butadieno/vinilo aromático |
| WO2008021417A2 (en) * | 2006-08-16 | 2008-02-21 | Dow Global Technologies, Inc. | Process for brominating butadiene/vinyl aromatic copolymers |
| EP2269342B1 (en) * | 2008-03-06 | 2014-04-09 | Dow Global Technologies LLC | Process for brominating butadiene copolymers by the addition of water or certain solvents |
| US8304492B2 (en) * | 2008-04-07 | 2012-11-06 | Dow Global Technologies Llc | Process for brominating butadiene/vinyl aromatic copolymers |
| JP5508397B2 (ja) * | 2008-05-01 | 2014-05-28 | ダウ グローバル テクノロジーズ エルエルシー | ブタジエン共重合体を臭素化する２段階方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03244132A (ja) * | 1990-02-22 | 1991-10-30 | Sony Corp | 選択金属膜による孔埋め法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4307179A (en) * | 1980-07-03 | 1981-12-22 | International Business Machines Corporation | Planar metal interconnection system and process |
| FR2566181B1 (fr) * | 1984-06-14 | 1986-08-22 | Commissariat Energie Atomique | Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
| JPH02143529A (ja) * | 1988-11-25 | 1990-06-01 | Sony Corp | 配線の形成方法 |
| JPH0325931A (ja) * | 1989-06-23 | 1991-02-04 | Sony Corp | 配線形成方法 |
| US4987099A (en) * | 1989-12-29 | 1991-01-22 | North American Philips Corp. | Method for selectively filling contacts or vias or various depths with CVD tungsten |
| GB2278954A (en) * | 1993-06-07 | 1994-12-14 | Inmos Ltd | Semiconductor device incorporating a contact and manufacture thereof |
| KR970007831B1 (ko) * | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 금속선과 콘택 플러그의 동시 형성방법 |
-
1994
- 1994-11-30 KR KR1019940032252A patent/KR0137579B1/ko not_active IP Right Cessation
-
1995
- 1995-11-09 US US08/555,789 patent/US5686358A/en not_active Expired - Lifetime
- 1995-11-23 CN CN95119779A patent/CN1053064C/zh not_active Expired - Fee Related
- 1995-11-27 JP JP7331024A patent/JP2720023B2/ja not_active Expired - Fee Related
- 1995-11-30 GB GB9524535A patent/GB2295724B/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03244132A (ja) * | 1990-02-22 | 1991-10-30 | Sony Corp | 選択金属膜による孔埋め法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0137579B1 (ko) | 1998-06-01 |
| GB2295724B (en) | 1998-09-09 |
| JP2720023B2 (ja) | 1998-02-25 |
| GB2295724A (en) | 1996-06-05 |
| CN1129853A (zh) | 1996-08-28 |
| KR960019522A (ko) | 1996-06-17 |
| GB9524535D0 (en) | 1996-01-31 |
| CN1053064C (zh) | 2000-05-31 |
| US5686358A (en) | 1997-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0360055A (ja) | 集積回路の製造方法 | |
| KR940020531A (ko) | 콘택홀에 금속플러그 제조방법 | |
| JP2720023B2 (ja) | 半導体装置の製造方法 | |
| JPH0669351A (ja) | 多層金属配線構造のコンタクトの製造方法 | |
| US6448183B1 (en) | Method of forming contact portion of semiconductor element | |
| JPS62172741A (ja) | 多層配線の形成方法 | |
| JP2001148423A (ja) | 半導体装置の製造方法 | |
| KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
| KR0182176B1 (ko) | 반도체 소자의 접촉부 제조 공정 | |
| JP3166912B2 (ja) | 半導体装置の製造方法 | |
| KR0167251B1 (ko) | 반도체 소자의 배선구조 및 그 제조방법 | |
| KR100615822B1 (ko) | 반도체 소자의 파티클 제거 방법 | |
| KR0154190B1 (ko) | 반도체 소자의 텅스텐-플러그 형성방법 | |
| JPS6362104B2 (ja) | ||
| KR0148326B1 (ko) | 반도체 소자의 제조방법 | |
| KR100688700B1 (ko) | 반도체 소자 제조 방법 | |
| JPH1056061A (ja) | 半導体装置の製造方法 | |
| JPH0212827A (ja) | 半導体装置の製造方法 | |
| JPS60154539A (ja) | アルミ配線の形成方法 | |
| JPH06333818A (ja) | 半導体装置の製造方法及びこれに用いられる装置 | |
| JPH0364933A (ja) | 半導体装置の製造方法 | |
| JPH07249628A (ja) | 配線形成法 | |
| KR19980048796A (ko) | 반도체 소자의 콘택 스탭커버리지 향상방법 | |
| JPH01251642A (ja) | 半導体装置の製造方法 | |
| JPS61276324A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |