KR0137579B1 - 반도체 소자의 플러그 형성방법 - Google Patents
반도체 소자의 플러그 형성방법Info
- Publication number
- KR0137579B1 KR0137579B1 KR1019940032252A KR19940032252A KR0137579B1 KR 0137579 B1 KR0137579 B1 KR 0137579B1 KR 1019940032252 A KR1019940032252 A KR 1019940032252A KR 19940032252 A KR19940032252 A KR 19940032252A KR 0137579 B1 KR0137579 B1 KR 0137579B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- plug
- conductive layer
- contact
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title 1
- 230000004888 barrier function Effects 0.000 claims abstract description 3
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 32
- 239000002184 metal Substances 0.000 abstract description 32
- 150000002739 metals Chemical class 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 208000012868 Overgrowth Diseases 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 플러그 형성방법에 있어서, 웨이퍼 상에 콘택홀(6)을 형성한 후, 선택 전도층(7)을 형성하는 제1단계; 상기 선택 전도층(7)중 과도 성장된 부위를 노출시키도록 식각 베리어(8)를 형성하는 제2단계; 및 상기 노출된 선택 전도층(7)의 일부 두께를 제거하는 제3단계를 포함하는 것을 특징으로 하여, 콘택 깊이가 다른 여러 콘택이 동시에 존재할 때 일부 콘택 깊이가 낮은 곤택에서의 선택 금속 과도 성장 문제점, 즉 층덮힘 불량과 같은 문제점 발생을 방지하여 소자의 특성 및 수율을 향상시키는 특유의 효과가 있는 반도체 소자의 플러그 형성방법에 관한 것이다.
Description
제1도 내지 제7도는 본 발명의 일실시예에 따른 금속 플러그 형성 과정을 도시한 공정 단면도,
제8도 내지 제10도는 본 발명의 다른 실시예에 따른 금속 플러그 형성 과정을 도시한 공정 단면도.
*도면의 주요부분에 대한 부호의 설명*
1:실리콘 기판
2:필드산화층
3,5:절연층
4:도전배선
6,9:콘택홀
7:선택금속층
8:감광막
10:A1 배선
본 발명은 반도체 소자의 플러그 형성방법에 관한 것이다.
일반적으로, 종래의 금속화 공정은 선택 금속 증착으로 플러그 공정 수행후 스퍼터(suptter)에 의한 금속선 증착을 조합으로 수행하였다.
이때, 소자가 고집적화 되고 입체화 됨에 따라 선택 플러그 공정시 콘택 깊이가 다른 여러 콘택이 동시에 존재하게 되어, 선택 금속의 증착 두께를 콘택 깊이가 깊은 두께 만큼 증착하면 콘택 깊이가 낮은 콘택에서 선택 금속이 과도성장하게 되고 낮은 콘택 두께 만큼 증착하면 콘택 깊이가 콘택에서 추후 스퍼터 공정으로 증착되는 금속의 층덮힘 불량으로 소자 불량을 발생시키는 문제점이 있었다.
또한, 낮은 콘택에서 과도성장된 선택 금속은 소자의 쇼트 유발이나, 추후 노광 작업시 정렬 키(Align kye)에 악영향을 미치는 문제점이 있었다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 선택적으로 과도 성장된 금속을 에치백(etch back)함으로써, 콘택 깊이가 다른 여러 콘택이 동시에 존재할 때 일부 콘택 깊이가 낮은 콘택에서의 선택 금속 과도 성장 문제점, 즉 층덮힘 불량과 같은 문제점 발생을 방지하여 소자의 특성 및 수율을 향상시키는 반도체 소자의 플러그 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 플러그 형성방법에 있어서, 웨이퍼 상에 콘택홀을 형성한 후, 선택 전도층을 형성하는 제1단계; 상기 선택 전도층중 과도 성장된 부위를 노출시키도록 식각 베리어를 형성하는 제2단계; 및 상기 노출된 선택 전도층의 일부 두께를 제거하는 제3단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 내지 제10도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
먼저, 제1도 내지 제7도는 본 발명의 일실시예에 따른 금속 플러그 형성 과정을 도시한 공정 단면도이며, 제8도 내지 제10도는 본 발명의 다른 실시에에 따른 금속 플러그 형성 과정을 도시한 공정 단면도로서, 도면에서 1은 실리콘 기판, 2는 필드산화층, 3,5는 절연층, 4는 도전배선, 6,9는 콘택홀, 7은 선택금속층, 8은 감광막, 10은 A1 배선을 각각 나타낸다.
먼저, 본 발명의 기술적인 원리에 대해서 살펴본다.
본 발명은 선택 금속의 에치백 공정을 선택적으로 수행할 수 있도록 감광막을 도포한 후, 과도성장된 금속 플러크 표면을 오픈 시키기 위해 노광 공정을 거친 뒤 금속층을 오픈 시킨다. 그후 습식 공정 수행으로 선택적으로 과도 성장된 금속을 에치백하여 플러그 공정을 수행하는 방법이다. 이때, 과도성장된 금속 표면을 오픈 시키는 방법은 과도성장된 부분의 콘택 만큼 선택적으로 오픈 시키는 마스크를 사용하는 방법(다른 실시예)과, 애초 콘택 호픈시 사용되었던 마스크를 재사용해 노광 공정시 노출시간 조절로 과도성장된 금속 표면만을 오픈시키는(일실시예) 두가지 방법이 있다.
여기서, 본 발명의 일시시예인 콘택 오픈시 사용되었던 마스크를 재사용해 노광 공정시 노출시간 조절로 과도성장된 금속 표면만을 오픈시키는 방법에 대해서 알아본다.
본 발명의 일실시예는, 제1도에 도시된 바와 같이 실리콘 기판(1)에 소자분리용 필드산화층(2), 절연층(3), 도선배선(4), 절연층(5)을 형성한 후, 식각 공정으로 실리콘 기판(1)과 도전배선이 노출된 콘택 홀(6)을 형성한다.
이어서, 제2도에 도시된 바와 같이 형성된 콘택 홀(6)에 선택 CVD(Chemical Vapor Deposition) 방법으로 선택 금속층(7)을 형성한다. 도면은 선택 금속층을 깊은 콘택 홀(6) 두께 만큼 증착한 단면도로서, 얇은 부위의 콘택 홀(6)에서 선택 금속층(7)이 과도성장(over growth) 되었음을 알 수 있다. 여기서, 선택 금속층(7)은 텅스텐(W), Al, Cu 등의 일반적인 반도체 공정에 사용되는 금속을 일컫는다. 본 발명에서는 선택 W을 예로 들어 설명하고자 한다.
이어서, 제3도에 도시된 바와 같이 얇은 콘택 홀(6)에서 과도성장된 선택 W 플러그를 에치 백 하기 위해 감광막(8)을 도포시킨다.
계속해서, 제4도에 도시된 바와 같이 상기 제1도의 콘택을 오픈 시키기 위해 사용한 마스크와 노광작업으로 다시 콘택 홀(9)을 오픈시킨다. 이때 콘택 오픈시 깊은 콘택은 바닥이 노출되지 않게 하고 과도성장된 콘택 부위 표면만이 노출되게 노출시간을 조절한다. 즉, 과도성장된 금속의 두께에 따라 노출시간을 50초 이하 정도 조절하여 금속이 과도성장된 부분만 선택적으로 오픈시킨다. 이때, 감광막의 두께는 0.5 내지 1.5μm 정도로 한다. 그후 과도성장된 선택금속을 에치 백하기 위해 습식 H2O2용액에 담근다. 과도성장된 선택 금속의 두께에 따라 H2O2용액에 담구는 시간을 조절한다. 선택 W의 경우 약 4000Å 과도 성장될때, 40초 정도 식각한다.
이렇게, 과도성장된 선택 금속층(7)을 에치 백하면 제5도와 같이 된다.
끝으로, 제6도와 같이 감광막(8)을 제거하고, 제7도와 같이 전체구조 상부에 Al 배선(10)을 형성한다.
본 발명의 다른 실시예로서, 과도성장된 부분의 콘택 만큼 선택적으로 오픈 시키는 마스크를 사용하는 방법에 대해서 제8도 내지 제10도를 참조하여 설명한다.
본 발명의 다른 실시예는, 상기 일실시에와 동일하게 공정이 진행되나, 단 마스크 작업은 새로 제조한 마스크를 이용하여 전체구조 상부에 도포된 감광막(11)중 과도성장된 콘택 부위에서만 선택적으로 윈도우 오픈한다.
상기와 같이 이루어지는 본 발명은 콘택 깊이가 다른 여러 콘택이 동시에 존재할 때 일부 콘택 깊이가 낮은 콘택에서의 선택 금속 과도 성장 문제점, 즉 층덮힘 불량과 같은 문제점 발생을 방지하여 소자의 특성 및 수율을 향상시키는 특유의 효과가 있다.
Claims (5)
- 반도체 소자의 플러그 형성방법에 있어서,웨이퍼 상에 콘택홀을 형성한 후, 선택 전도층을 형성하는 제1단계;상기 선택 전도층중 과도 성장된 부위를 노출시키도록 식각 베리어를 형성하는 제2단계; 및상기 노출된 선택 전도층의 일부 두께를 제거하는 제3단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제1항에 있어서,상기 제2단계는,전체구조 상부에 감광막을 도포하는 제4단계;선택 마스크를 사용하여 과도 성장된 상기 선택 전도층 부위의 상기 감광막을 제거하는 제5단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제1항에 있어서,상기 제2단계는,전체구조 상부에 감광막을 도포하는 제6단계;상기 콘택홀 형성을 위한 마스크를 이용하여 상기 감광막의 일부두께만을 노광시키는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제1항에 있어서,상기 제3단계는,상기 노출된 선택 전도층의 일부 두께를 습식식각하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제1항에 있어서,상기 전도층은,텅스켄, Al, Cu 중 어느 하나인 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032252A KR0137579B1 (ko) | 1994-11-30 | 1994-11-30 | 반도체 소자의 플러그 형성방법 |
| US08/555,789 US5686358A (en) | 1994-11-30 | 1995-11-09 | Method for forming a plug in a semiconductor device |
| CN95119779A CN1053064C (zh) | 1994-11-30 | 1995-11-23 | 半导体器件中针形接点的形成方法 |
| JP7331024A JP2720023B2 (ja) | 1994-11-30 | 1995-11-27 | 半導体装置の製造方法 |
| GB9524535A GB2295724B (en) | 1994-11-30 | 1995-11-30 | Semiconductor device and method of making a plug therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032252A KR0137579B1 (ko) | 1994-11-30 | 1994-11-30 | 반도체 소자의 플러그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960019522A KR960019522A (ko) | 1996-06-17 |
| KR0137579B1 true KR0137579B1 (ko) | 1998-06-01 |
Family
ID=19399885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940032252A KR0137579B1 (ko) | 1994-11-30 | 1994-11-30 | 반도체 소자의 플러그 형성방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5686358A (ko) |
| JP (1) | JP2720023B2 (ko) |
| KR (1) | KR0137579B1 (ko) |
| CN (1) | CN1053064C (ko) |
| GB (1) | GB2295724B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315849B1 (ko) * | 1999-05-11 | 2001-12-12 | 황인길 | 다층 배선의 콘택 형성 방법 |
| JP2001244570A (ja) * | 2000-02-29 | 2001-09-07 | Sony Corp | 半導体レーザ、レーザカプラおよびデータ再生装置、データ記録装置ならびに半導体レーザの製造方法 |
| CN101583631B (zh) * | 2006-08-16 | 2012-08-08 | 陶氏环球技术公司 | 溴化丁二烯/乙烯基芳族共聚物的方法 |
| JP5536452B2 (ja) * | 2006-08-16 | 2014-07-02 | ダウ グローバル テクノロジーズ エルエルシー | ブタジエン／ビニル芳香族コポリマーを臭素化する方法 |
| WO2009139942A2 (en) * | 2008-03-06 | 2009-11-19 | Dow Global Technologies Inc. | Process for brominating butadiene copolymers by the addition of water or certain solvents |
| US8304492B2 (en) * | 2008-04-07 | 2012-11-06 | Dow Global Technologies Llc | Process for brominating butadiene/vinyl aromatic copolymers |
| WO2009134628A1 (en) * | 2008-05-01 | 2009-11-05 | Dow Global Technologies Inc. | Two-step process for brominating butadiene copolymers |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4307179A (en) * | 1980-07-03 | 1981-12-22 | International Business Machines Corporation | Planar metal interconnection system and process |
| FR2566181B1 (fr) * | 1984-06-14 | 1986-08-22 | Commissariat Energie Atomique | Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
| JPH02143529A (ja) * | 1988-11-25 | 1990-06-01 | Sony Corp | 配線の形成方法 |
| JPH0325931A (ja) * | 1989-06-23 | 1991-02-04 | Sony Corp | 配線形成方法 |
| US4987099A (en) * | 1989-12-29 | 1991-01-22 | North American Philips Corp. | Method for selectively filling contacts or vias or various depths with CVD tungsten |
| JPH03244132A (ja) * | 1990-02-22 | 1991-10-30 | Sony Corp | 選択金属膜による孔埋め法 |
| GB2278954A (en) * | 1993-06-07 | 1994-12-14 | Inmos Ltd | Semiconductor device incorporating a contact and manufacture thereof |
| KR970007831B1 (ko) * | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 금속선과 콘택 플러그의 동시 형성방법 |
-
1994
- 1994-11-30 KR KR1019940032252A patent/KR0137579B1/ko not_active IP Right Cessation
-
1995
- 1995-11-09 US US08/555,789 patent/US5686358A/en not_active Expired - Lifetime
- 1995-11-23 CN CN95119779A patent/CN1053064C/zh not_active Expired - Fee Related
- 1995-11-27 JP JP7331024A patent/JP2720023B2/ja not_active Expired - Fee Related
- 1995-11-30 GB GB9524535A patent/GB2295724B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2295724A (en) | 1996-06-05 |
| GB9524535D0 (en) | 1996-01-31 |
| KR960019522A (ko) | 1996-06-17 |
| JPH08255835A (ja) | 1996-10-01 |
| CN1129853A (zh) | 1996-08-28 |
| JP2720023B2 (ja) | 1998-02-25 |
| CN1053064C (zh) | 2000-05-31 |
| US5686358A (en) | 1997-11-11 |
| GB2295724B (en) | 1998-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0138913B1 (ko) | 집적회로의 상호 접속배치 제조방법 | |
| US6020266A (en) | Single step electroplating process for interconnect via fill and metal line patterning | |
| KR940020531A (ko) | 콘택홀에 금속플러그 제조방법 | |
| US5459100A (en) | Method for forming metal wiring of semiconductor device | |
| KR950012918B1 (ko) | 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택 매립방법 | |
| KR0137579B1 (ko) | 반도체 소자의 플러그 형성방법 | |
| KR950010858B1 (ko) | 반도체 소자의 금속콘택 형성방법 | |
| KR950011984B1 (ko) | 텅스텐 플러그 제조방법 | |
| KR940011732B1 (ko) | 반도체장치의 제조방법 | |
| KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
| KR100324020B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR0154190B1 (ko) | 반도체 소자의 텅스텐-플러그 형성방법 | |
| KR19980056165A (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR0168120B1 (ko) | 반도체 소자의 텅스텐-플러그 형성방법 | |
| KR0167251B1 (ko) | 반도체 소자의 배선구조 및 그 제조방법 | |
| KR100698741B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
| KR0182176B1 (ko) | 반도체 소자의 접촉부 제조 공정 | |
| KR0137980B1 (ko) | 텅스텐 플러그 제조방법 | |
| KR100222125B1 (ko) | 텅스텐 플러그 형성방법 | |
| KR100244707B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR100699593B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR0148326B1 (ko) | 반도체 소자의 제조방법 | |
| KR100232224B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100389236B1 (ko) | 반도체소자의 도전배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120126 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |