KR100389236B1 - 반도체소자의 도전배선 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로,

반도체기판 상부에 씨드층을 형성하고 상기 씨드층 상에 감광막을 섬형태 ( island type ) 로 패터닝한 다음, 상기 감광막을 도포하는 절연막을 전체표면상부에 형성하고 상기 절연막을 식각하여 상기 감광막 및 씨드층을 노출시킨 다음, 상기 노출된 씨드층을 제거하고 상기 노출된 감광막을 제거하여 상기 절연막 하측으로 터널을 형성한 다음, 상기 터널 내측의 씨드층에 구리층을 성장시키는 공정을 포함하는 무전극 증착 방법으로 공정을 단순화시키고 그에 따른 수율 및 생산성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 도전배선 형성방법{A method for forming a metal line of a semiconductor device}

본 발명은 반도체 소자의 도전배선 형성방법에 관한 것으로, 특히

구리를 무전극 증착 ( electroless deposition ) 방법으로 패터닝하여 도전배선 물질을 형성하는 기술에 관한 것이다.

일반적으로, 구리는 반도체 소자의 고속화에 적합한 도전배선 재료로서, 주로 다마신 ( dual damascene ) 방법으로 도전배선을 형성한다.

그리고, 상기 구리 도전배선의 전기적 특성 및 배선 신뢰성이 향상시키기 위해서는 구리 매립 및 구리 평탄화 공정 후에 형성된 구리 도전배선의 두께가 균일해야 한다.

그러나, 트렌치 밀도 및 크기 차이에 의하여 구리 매립 공정에서 구리층의 표면에 단차가 발생한다.

또한, 이 단차로 인하여 구리 평탄화 공정후에 구리 배선의 두께가 불균일하게 형성된다.

트렌치 폭이 적고 밀도가 높은 부분은 구리배선이 두껍게 형성되고 트렌치 폭이 좁으며 밀도가 낮은 부분은 구리 배선이 얇아지는 디싱 ( dishing ) 현상이 나타난다.

도시되진 않았으나, 종래기술의 실시예에 따른 반도체소자의 도전배선 형성방법을 설명하면 다음과 같다.

먼저, 제1도전배선이 구비되는 반도체기판 상에 층간절연막을 형성한다.

이때, 상기 층간절연막은 산화막, FSG 또는 저유전막 ( low-k ) 으로 형성한다.

그 다음, 비아콘택홀과 금속배선으로 예정된 부분을 식각할 수 있는 노광마스크를 이용하여 상기 제1도전배선을 노출시키는 비아콘택홀을 형성하는 동시에 상기 층간절연막의 상측 일부를 식각하여 트렌치를 형성한다.

그리고, 상기 트렌치 및 비아콘택홀을 매립하는 구리층을 형성한다.

이때, 상기 구리층은 제2금속배선으로서, 제2도전배선 마스크를 이용한 리소그래피 공정으로 상기 트렌치를 먼저 형성하고 비아콘택마스크를 이용하여 비아콘택홀을 형성하거나, 비아콘택마스크를 이용하여 비아콘택홀을 먼저 형성하고 제2금속배선 마스크를 이용한 리소그래피 공정으로 상기 트렌치를 형성한 다음, 상기 트렌치 및 비아콘택홀을 매립하여 형성할 수 있다.

그리고, 상기 구리층은 상기 비아콘택홀을 먼저 형성하고 이를 매립하는 비아콘택플러그를 형성하고 제2도전배선 마스크를 이용한 식각공정으로 상기 비아콘택플러그 및 층간절연막을 식각하여 트렌치를 형성한 다음, 이를 매립하여 형성할 수도 있다.

그 다음, 상기 구리층을 화학기계연마 ( CMP ) 하여 구리층으로 제2도전배선을 형성한다.

이때, 상기 제2도전배선은 금속배선 영역의 폭이 좁고 밀도가 높은 부분에서 상기 트렌치 상부로 볼록하게 돌출되고, 금속배선 영역의 폭이 넓고 밀도가 낮은 부분은 디싱 현상이 나타나게 된다.

상기한 바와같이 종래기술에 따른 반도체소자의 도전배선 형성방법은, 반도체소자의 고속화를 위하여 구리층을 금속배선으로 사용하는 경우 평탄화공정이 어려워 그에 따른 반도체소자의 동작 특성을 열화시키는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 무전극 증착 방법을 이용한 구리층으로 금속배선을 형성하여 일정한 성장률을 예상하고 그에 관련된 확산 관련 데이터를 얻을 수 있는 반도체소자의 도전배선 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도.

도 2 는 본 발명의 실시예에 따른 터널구조의 PECVD 산화막을 도시한 사진.

도 3 은 본 발명의 실시예에 따른 구리층의 사진.

도 4 는 한쪽이 막인 터널에 증착된 구리의 증착 두께 차이를 도시한 그래프.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판 13 : 씨드층

15 : 제1감광막패턴 17 : PECVD 산화막

19 : 제2감광막패턴 21 : 터널

23 : 구리층

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 도전배선 형성방법은,

반도체기판 상부에 씨드층을 형성하는 공정과,

상기 씨드층 상에 감광막을 섬형태 ( island type ) 로 패터닝하는 공정과,

상기 감광막을 도포하는 절연막을 전체표면상부에 형성하는 공정과,

상기 절연막을 식각하여 상기 감광막 및 씨드층을 노출시키는 공정과,

상기 노출된 씨드층을 제거하는 공정과,

상기 노출된 감광막을 제거하여 상기 절연막 하측으로 터널을 형성하는 공정과,

상기 터널 내측의 씨드층에 구리층을 성장시키는 공정을 포함하는 것을 특징으로한다.

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,

전극이 구비되는 증착 장비 없이 하부구조가 구비되는 반도체기판 상에 씨드층을 형성하고 그 상부에 구리층의 예정된 크기만큼 감광막을 라인 형태의 섬패턴으로 패터닝한 다음, 전체표면상부에 산화막을 증착하고 상기 산화막을 패터닝하여 상기 감광막을 노출시키되, 상기 감광막을 노출시키며 상기 감광막을 도포하는 부분의 산화막을 제외한 부분의 산화막과 그 하측의 씨드층만을 남기는 사진식각공정을 실시하고, 상기 감광막을 제거하여 상기 산화막으로 둘러싸인 터널을 상기 남은 씨드층 상부에 형성한 다음, 상기 씨드층 상에 구리층을 성장시켜 터널을 매립하고 상기 산화막을 제거함으로써 무전극 증착 방법에 의한 구리층을 패터닝하는 것이다.

이하 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 하부구조물, 즉 불순물 접합영역, 소자분리막, 워드라인, 비트라인, 캐패시터 또는 제1도전배선이 구비되는 반도체기판(11) 상부에 씨드층(13)을 형성한다.

이때, 상기 씨드층(13)은 Cr/Au/Al 적층구조로 각각 8∼12/8∼12/14∼24 ㎚ 의 두께만큼 형성한 것이다. 여기서, 상기 크롬은 실제 씨드층인 금(Au)의 접착력을 증가시키기 위한 것이고, 상기 알루미늄(Al)은 후속 공정에서 상기 금을 보호하는 역할을 한다.

그 다음, 상기 씨드층(13) 상부에 제1감광막(15)을 형성한다. 이때, 상기 제1감광막(15)은 제1노광마스크를 이용한 노광 및 현상공정으로 형성한 것이다. 여기서, 상기 제1노광마스크는 구리의 특성을 이용하기 위한 도전배선 콘택플러그나도전배선 마스크를 의미한다.

이때, 상기 제1감광막(15)은 10∼400 ㎛ 의 길이, 5∼20 ㎛ 의 넓이, 0.5∼1 ㎛ 의 높이로 패터닝된 것이다.

도 1b를 참조하면, 전체표면상부에 PECVD ( plasma enhanced chemical vapor deposition ) 산화막(17)을 일정두께 형성한다. 이때, 상기 PECVD 산화막(17)은 100∼140 ℃ 의 온도에서 0.4∼0.6 ㎛ 의 두께로 형성한다.

여기서, 상기 PECVD 산화막(17)은 상기 씨드층(13) 간의 확산을 방지하는 동시에 후속공정으로 터널을 형성하게 된다.

도 1c를 참조하면, 상기 PECVD 산화막(17) 상부에 제2감광막(19)을 형성한다. 이때, 상기 제2감광막(19)은 제2노광마스크를 이용한 노광 및 현상공정으로 형성한 것이다.

여기서, 상기 제2노광마스크는, 상기 제1감광막(15)을 도포하는 PECVD 산화막(17) 상측에만 차광시켜 형성하되, 상기 제1감광막(15)을 노출시켜 제거할 수 있도록 디자인된 것이다.

그리고, 상기 제2노광마스크는, 상기 제1감광막(15)의 장방향으로 일측이나 양측을 노출시키는 형태로 디자인된 것이다.

그 다음, 상기 제2감광막(19)을 마스크로 하여 상기 PECVD 산화막(17)을 식각한다. 이때, 상기 식각공정은 CHF₃와 O₂를 소오스로 하는 플라즈마식각방법으로 실시한다.

그리고, 상기 PECVD 산화막(17)의 식각공정으로 노출된 상기 씨드층(15)을 제거한다.

이때, 상기 씨드층(15) 제거공정은 Kl 과 I₂용액을 이용하여 제거한다.

도 1d를 참조하면, 상기 제2감광막(19)을 제거하고 상기 노출된 제1감광막(15)을 제거한다. 이때, 상기 제2감광막(19)의 제거공정시 상기 제1감광막(15)이 제거되어도 된다.

그 다음, 상기 제1감광막(15)을 제거하여 상기 PECVD 산화막(17)으로 터널(21)을 형성한다.

이때, 상기 제1감광막(15)의 제거공정은 현상액과 계면활성제를 25 : 1 로 혼합된 용액에 상기 반도체기판(11)을 40∼56 시간 동안 담구어 실시한다.

도 1e를 참조하면, 상기 터널(21) 하부의 씨드층(13)을 성장시켜 상기 터널(21)을 매립하는 구리층(23)을 형성한다.

이때, 상기 구리층(23)은 전극이 없는 화학 욕조 ( chemical bath ) 에 담구어 실시하는 무전극 증착 방법으로 형성한 것이다.

그리고, 상기 화학 욕조는 CuSO₄0.005mol/L, NaOH 0.6 mol/L, EDTA 0.067 mol/L, HCHO 0.01 mol/L 그리고 KCN 0.000016 mol/L 이 혼합된 것이다.

그 다음, 상기 구리층(23) 상부의 PECVD 산화막(17)을 제거하여 구리층으로 형성되는 비아 콘택플러그 또는 제2도전배선을 형성한다. 이때, 상기 PECVD 산화막(17)의 제거공정은 HF 용액에 담구어 제거한다. 여기서, 상기 구리층(23)은상기 HF 에 반응하지 않아 제거되지 않는다.

본 발명에서 형성된 구리층(23)이 배선 형태로 형성되는 경우는 제2도전배선이 된다.

도 2 는 본 발명의 실시예에 따른 터널 구조를 도시한 사진이다.

도 3 은 본 발명의 실시예에 따라 증착된 구리층(23)을 도시한 사진이다.

도 4 는 터널의 길이, 즉 제1감광막(15)의 장축 방향 길이를 150 ㎛ 로 디지인할 때 터널 길이에 따른 구리층 두께를 도시한 그래프도이다.

아울러, 본 발명은 높은 에스펙트비를 필요로 하는 소자, 예를들면 MEMS ( Micro Electro-Mechanical Systems ) 소자에 적용할 수도 있다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 도전배선 형성방법은, 높은 에스펙트비를 필요로 하는 반도체소자의 도전배선 형성 공정에 무전극 증착 방법을 이용하여 용이하게 구리 배선을 형성함으로써 반도체소자의 제조 공정을 단순화시키고 그에 따른 반도체소자의 수율 및 생산성을 향상시키고 성장 ( growth ) 공정의 효율성을 용이하게 측정할 수 있으며, 확산 관련 데이터를 용이하게 측정할 수 있는 효과를 제공한다.

Claims (4)

1. 반도체기판 상부에 씨드층을 형성하는 공정과,

   상기 씨드층 상에 감광막을 섬형태 ( island type ) 로 패터닝하는 공정과,

   상기 감광막을 도포하는 절연막을 전체표면상부에 형성하는 공정과,

   상기 절연막을 식각하여 상기 감광막 및 씨드층을 노출시키는 공정과,

   상기 노출된 씨드층을 제거하는 공정과,

   상기 노출된 감광막을 제거하여 상기 절연막 하측으로 터널을 형성하는 공정과,

   상기 터널 내측의 씨드층에 구리층을 성장시키는 공정을 포함하는 반도체소자의 도전배선 형성방법.
2. 제 1 항에 있어서,

   상기 씨드층은 Cr/Au/Al 적층구조로 각각 8∼12/8∼12/14∼24 ㎚ 의 두께만큼 형성한 것을 특징으로하는 반도체소자의 도전배선 형성방법.
3. 제 1 항에 있어서,

   상기 감광막의 장축방향으로 일측 또는 양측이 노출되는 것을 특징으로하는 반도체소자의 도전배선 형성방법.
4. 제 1 항에 있어서,

   상기 구리층은 화학 욕조 ( chemical bath ) 에 담구어 화학반응으로 성장시키는 무전극 증착 방법으로 형성되는 것을 특징으로하는 반도체소자의 도전배선 형성방법.