JPH01251642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01251642A JPH01251642A JP63075917A JP7591788A JPH01251642A JP H01251642 A JPH01251642 A JP H01251642A JP 63075917 A JP63075917 A JP 63075917A JP 7591788 A JP7591788 A JP 7591788A JP H01251642 A JPH01251642 A JP H01251642A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
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-
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメッキ法によって形成されるバンプ電極を有す
る半導体装置の製造方法に関し、特にバンプ電極の強度
を高めて信乾性を向上させた半導体装置の製造方法に関
する。
る半導体装置の製造方法に関し、特にバンプ電極の強度
を高めて信乾性を向上させた半導体装置の製造方法に関
する。
従来、この種の半導体装置におけるバンプ電極の製造方
法として、第４図（ａ）乃至第４図（ｅ）に示す方法が
提案されている。
法として、第４図（ａ）乃至第４図（ｅ）に示す方法が
提案されている。
即ち、第４図（ａ）のように、図示を省略した半導体基
板の表面に、シリコン窒化膜１を形成しかつこの上のバ
ンプ形成領域にバリアメタル４゜及びこれと電気的に接
続する電極金属２を形成したのち、全面にフォトレジス
ト７Ａを塗布し、かつバンプ電極形成領域のみフォトレ
ジスト７Ａを除去する。
板の表面に、シリコン窒化膜１を形成しかつこの上のバ
ンプ形成領域にバリアメタル４゜及びこれと電気的に接
続する電極金属２を形成したのち、全面にフォトレジス
ト７Ａを塗布し、かつバンプ電極形成領域のみフォトレ
ジスト７Ａを除去する。
次いで、第４図（ｂ）のように、フォトレジスト７Ａを
マスクにして、電極金属２でバリアメタル４に通電を行
い、ここにメッキ法により金を成長させバンプ電極８Ａ
を形成する。
マスクにして、電極金属２でバリアメタル４に通電を行
い、ここにメッキ法により金を成長させバンプ電極８Ａ
を形成する。
その後、第４図（Ｃ）のように、フォトレジスト７Ａを
除去し、かつ電極金属２を全てエッチング除去する。
除去し、かつ電極金属２を全てエッチング除去する。
次いで、第４図（ｄ）のように、全面にカバー膜６を形
成し、かつこの上に塗布したフォトレジスト７Ｂをフォ
トリソグラフィ技術を用いてバンプ電極８Ａ及びスクラ
イブ領域５のみ除去する。
成し、かつこの上に塗布したフォトレジスト７Ｂをフォ
トリソグラフィ技術を用いてバンプ電極８Ａ及びスクラ
イブ領域５のみ除去する。
そして、第４図（ｅ）のように、このフォトレジスト７
Ｂをマスクにして前記カバー膜６を選択エツチングし、
バンプ電極８Ａとスクライブ領域５のみを開口している
。
Ｂをマスクにして前記カバー膜６を選択エツチングし、
バンプ電極８Ａとスクライブ領域５のみを開口している
。
上述した従来の方法では、第４図（ｂ）に示した工程に
おいて、フォトレジスト７Ａの厚さよりもバンプ電極８
Ａを厚くメッキ形成するために、バンプ電極８Ａがオー
バハングの形状となり、微細なバンプ電極を製造するこ
とが難しい。
おいて、フォトレジスト７Ａの厚さよりもバンプ電極８
Ａを厚くメッキ形成するために、バンプ電極８Ａがオー
バハングの形状となり、微細なバンプ電極を製造するこ
とが難しい。
また、第４図（ｄ）の工程では、バンプ電極８＾を形成
した後に、カバー膜６とフォトレジスト７Ｂを形成して
いるために、バンプ電極８Ａにおけるこれらの厚さはか
なり薄くなる。このため、カバー膜６をエツチングした
状態では、第４図（ｅ）のように、カバー膜６とバンプ
電Ｆｉ８Ａとの密着性が低下され、或いはカバー膜６に
パターン崩れが生じ、この結果バンプ強度が低下され、
半導体装置の信頷性が低下されるという問題がある。
した後に、カバー膜６とフォトレジスト７Ｂを形成して
いるために、バンプ電極８Ａにおけるこれらの厚さはか
なり薄くなる。このため、カバー膜６をエツチングした
状態では、第４図（ｅ）のように、カバー膜６とバンプ
電Ｆｉ８Ａとの密着性が低下され、或いはカバー膜６に
パターン崩れが生じ、この結果バンプ強度が低下され、
半導体装置の信頷性が低下されるという問題がある。
なお、このカバー膜のパターン崩れは、フォトレジスト
？Ａ、７Ｂ間の目合わせズレによっても生じることがあ
る。
？Ａ、７Ｂ間の目合わせズレによっても生じることがあ
る。
本発明はバリア電極を高信頼性で製造することができる
半導体装置の製造方法を提供することを目的としている
。
半導体装置の製造方法を提供することを目的としている
。
本発明の半導体装置の製造方法は、半導体基板上のバン
プ電極形成領域に、メッキの電流経路となる電極金属に
接続されたバリアメタルを形成する工程と、全面にカバ
ー膜を形成し、かつ少なくとも前記バリアメタル上のバ
ンプ電極形成領域及びスクライブ領域においてカバー膜
を開口する工程と、これら開口内に前記電極金属が露呈
されたときにはこの露呈面を絶縁膜で覆う工程と、メッ
キ処理により前記バリアメタル上のカバー膜開口内に金
属を成長させてバンプ電極を形成する工程と、前記カバ
ー膜をマスクにして少なくともスクライブ領域において
前記電極金属をエツチング除去する工程とを含んでいる
。
プ電極形成領域に、メッキの電流経路となる電極金属に
接続されたバリアメタルを形成する工程と、全面にカバ
ー膜を形成し、かつ少なくとも前記バリアメタル上のバ
ンプ電極形成領域及びスクライブ領域においてカバー膜
を開口する工程と、これら開口内に前記電極金属が露呈
されたときにはこの露呈面を絶縁膜で覆う工程と、メッ
キ処理により前記バリアメタル上のカバー膜開口内に金
属を成長させてバンプ電極を形成する工程と、前記カバ
ー膜をマスクにして少なくともスクライブ領域において
前記電極金属をエツチング除去する工程とを含んでいる
。
この場合、カバー膜をフォトレジストを用いて開口し、
このフォトレジストを残したままでバンプ電極を形成し
、その後にフォトレジストを除去してもよい。
このフォトレジストを残したままでバンプ電極を形成し
、その後にフォトレジストを除去してもよい。
上述した製造方法では、先にカバー膜を形成し、この開
口内にバンプ電極を成長させるので、バンプ電極とカバ
ー膜との密着性を向上させ、かつカバー膜におけるパタ
ーン崩れが防止できる。
口内にバンプ電極を成長させるので、バンプ電極とカバ
ー膜との密着性を向上させ、かつカバー膜におけるパタ
ーン崩れが防止できる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至第１図（ｅ）は本発明の第１実施例を
製造工程順に示す断面図である。ここで、第１図（Ｃ）
は第２図（ａ）のＡ−Ａ線断面図、第１図（ｅ）は第２
図（ｂ）のＢ−Ｂ線断面図である。
製造工程順に示す断面図である。ここで、第１図（Ｃ）
は第２図（ａ）のＡ−Ａ線断面図、第１図（ｅ）は第２
図（ｂ）のＢ−Ｂ線断面図である。
先ず、第１図＜ａ＞のように、図示を省略した半導体基
板の上に、シリコン窒化膜２を形成し、この上のバンプ
電極形成領域にＴｉ−Ｐｔからなるバリアメタル４を形
成する。また、このバリアメタル４は、選択的に形成さ
れたアルミニウムからなる電極金属２に電気接続されて
おり、メッキ時に通電されるようになっている。なお、
この電極金属２の表面には、あらかじめ化成法によって
絶縁物であるアルミナ層３を形成している。また、これ
ら電極金属２とアルミナ層３は、仮想線で示すフォトレ
ジストを用いて不要部分がエツチング除去される。
板の上に、シリコン窒化膜２を形成し、この上のバンプ
電極形成領域にＴｉ−Ｐｔからなるバリアメタル４を形
成する。また、このバリアメタル４は、選択的に形成さ
れたアルミニウムからなる電極金属２に電気接続されて
おり、メッキ時に通電されるようになっている。なお、
この電極金属２の表面には、あらかじめ化成法によって
絶縁物であるアルミナ層３を形成している。また、これ
ら電極金属２とアルミナ層３は、仮想線で示すフォトレ
ジストを用いて不要部分がエツチング除去される。
次いで、第１図（ｂ）のように、全面にカバー膜６を形
成し、かつこの上にフォトレジスト７を塗布する。そし
て、このフォトレジスト７をフォトリソグラフィー技術
によりパターン形成し、少なくともバンプ電極の形成領
域を開口する。
成し、かつこの上にフォトレジスト７を塗布する。そし
て、このフォトレジスト７をフォトリソグラフィー技術
によりパターン形成し、少なくともバンプ電極の形成領
域を開口する。
続いて、第１図（Ｃ）のように、前記フォトレジスト７
をマスクにしてカバー膜６を選択エツチングし、バンプ
電極の形成領域のカバー膜を除去する。このとき、本実
施例ではスクライブ領域５においてもカバー膜６を除去
している。この際の平面構造は第２図（ａ）に示す通り
である。
をマスクにしてカバー膜６を選択エツチングし、バンプ
電極の形成領域のカバー膜を除去する。このとき、本実
施例ではスクライブ領域５においてもカバー膜６を除去
している。この際の平面構造は第２図（ａ）に示す通り
である。
そして、前記電極金属２を通してバリアメタル４に通電
することにより、第１図（ｄ）のように、カバー膜６の
開口内のバリアメタル４上に金を成長させ、バンプ電極
８を形成する。
することにより、第１図（ｄ）のように、カバー膜６の
開口内のバリアメタル４上に金を成長させ、バンプ電極
８を形成する。
しかる後、第１図（ｅ）のように、カバー膜６をマスク
にして前記アルミナ膜３及び電極金属２を選択エツチン
グし、少なくともスクライブ領域５において半導体基板
の各表面を露呈させることにより、半導体装置が完成さ
れる。この際の平面構造は第２図（ｂ）に示す通りであ
る。
にして前記アルミナ膜３及び電極金属２を選択エツチン
グし、少なくともスクライブ領域５において半導体基板
の各表面を露呈させることにより、半導体装置が完成さ
れる。この際の平面構造は第２図（ｂ）に示す通りであ
る。
この製造方法によれば、先にカバー膜６を形成し、かつ
その一部を開口した上でここにメッキ法によりバンプ電
極８を成長させることにより、バンプ電極８はカバー膜
６に密接しながら成長され、両者の密着性が向上する。
その一部を開口した上でここにメッキ法によりバンプ電
極８を成長させることにより、バンプ電極８はカバー膜
６に密接しながら成長され、両者の密着性が向上する。
また、バンプ電極８の形成後にカバー膜６をエツチング
する必要がないため、パターン崩れが生じることはなく
、強度の高いバンプ電極を得ることができる。
する必要がないため、パターン崩れが生じることはなく
、強度の高いバンプ電極を得ることができる。
第３図（ａ）乃至第３図（ｅ）は本発明の第２実施例を
工程順に示す断面図であり、第１実施例と同一部分には
同一符号を付しである。
工程順に示す断面図であり、第１実施例と同一部分には
同一符号を付しである。
この実施例では、第３図（ａ）のように、シリコン窒化
膜１上に形成したバリアメタル４を、アルミニウムの単
層からなる電極金属２で電気接続している。
膜１上に形成したバリアメタル４を、アルミニウムの単
層からなる電極金属２で電気接続している。
そして、第３図（ｂ）のように、カバー膜６を形成し、
かつこの上にフォトレジスト７を所要パターンに形成し
た後、第３図（Ｃ）のように、このフォトレジスト７を
マスクにしてカバー膜６をエツチングする。このとき、
バリアメタル４上でカバー膜６を開口するとともに、前
記電極金属２の一部を露呈させる。これにより、電極金
属２の露呈された表面は絶縁性のアルミナ膜３として形
成されることになる。
かつこの上にフォトレジスト７を所要パターンに形成し
た後、第３図（Ｃ）のように、このフォトレジスト７を
マスクにしてカバー膜６をエツチングする。このとき、
バリアメタル４上でカバー膜６を開口するとともに、前
記電極金属２の一部を露呈させる。これにより、電極金
属２の露呈された表面は絶縁性のアルミナ膜３として形
成されることになる。
次いで、前記フォトレジスト７を残したまま、金メッキ
処理を行い、第３図（ｄ）のように、フォトレジスト７
の表面位置まで金を成長させ、バンプ電極８を形成する
。
処理を行い、第３図（ｄ）のように、フォトレジスト７
の表面位置まで金を成長させ、バンプ電極８を形成する
。
その後、フォトレジスト７を除去することによ ・す
、第３図（ｅ）のように、オーバハングのない形状のバ
ンプ電極８を得ることができる。
、第３図（ｅ）のように、オーバハングのない形状のバ
ンプ電極８を得ることができる。
この実施例においても、第１実施例と同様に強度の高い
バンプ電極を製造できる。また、この実施例ではカバー
膜６とともにフォトレジスト７を金メッキのマスクに用
いているため、バンプ電極の横方向への広がりを小さ（
抑えることができ、微細なバンプ電極を製造できる。
バンプ電極を製造できる。また、この実施例ではカバー
膜６とともにフォトレジスト７を金メッキのマスクに用
いているため、バンプ電極の横方向への広がりを小さ（
抑えることができ、微細なバンプ電極を製造できる。
以上説明したように本発明は、先にカバー膜を形成し、
この開口内のバリアメタル上にメッキ法によりバンプ電
極を成長させているので、バンプ電極とカバー膜の密着
性を向上させ、かつカバー膜のパターン崩れを防止でき
る。また、カバー膜とバンプ電極の形成を１度のフォト
レジスト工程で形成できるので、目合わせズレが原因と
されるカバー膜のパターン崩れも防止できる。これによ
り、バンプ強度を増大し、半導体装置の信頼性を向上で
きる効果がある。
この開口内のバリアメタル上にメッキ法によりバンプ電
極を成長させているので、バンプ電極とカバー膜の密着
性を向上させ、かつカバー膜のパターン崩れを防止でき
る。また、カバー膜とバンプ電極の形成を１度のフォト
レジスト工程で形成できるので、目合わせズレが原因と
されるカバー膜のパターン崩れも防止できる。これによ
り、バンプ強度を増大し、半導体装置の信頼性を向上で
きる効果がある。
第１図（ａ）乃至第１図（ｅ）は本発明の第１実施例を
製造工程順に示した断面図、第２図（ａ）及び第２図（
ｂ）は夫々第１図（Ｃ）及び第１図（ｅ）の平面図、第
３図（ａ）乃至第３図（ｅ）は本発明の第２実施例を製
造工程順に示した断面図、第４図（ａ）乃至第４図（ｅ
）は従来の製造方法を工程順に示した断面図である。 １・・・シリコン窒化膜、２・・・電極金属、３・・・
アルミナ膜、４・・・バリアメタル、５・・・スクライ
ブ領域、６・・・カバー膜、７．７Ａ、７Ｂ・・・フォ
トレジスト、８．８Ａ・・・バンプ電極。 第１図 第２図 第３図 第４図
製造工程順に示した断面図、第２図（ａ）及び第２図（
ｂ）は夫々第１図（Ｃ）及び第１図（ｅ）の平面図、第
３図（ａ）乃至第３図（ｅ）は本発明の第２実施例を製
造工程順に示した断面図、第４図（ａ）乃至第４図（ｅ
）は従来の製造方法を工程順に示した断面図である。 １・・・シリコン窒化膜、２・・・電極金属、３・・・
アルミナ膜、４・・・バリアメタル、５・・・スクライ
ブ領域、６・・・カバー膜、７．７Ａ、７Ｂ・・・フォ
トレジスト、８．８Ａ・・・バンプ電極。 第１図 第２図 第３図 第４図
Claims (1)
- １、半導体基板上のバンプ電極形成領域に、メッキの電
流経路となる電極金属に接続されたバリアメタルを形成
する工程と、全面にカバー膜を形成し、かつ少なくとも
前記バリアメタル上のバンプ電極形成領域及びスクライ
ブ領域においてカバー膜を開口する工程と、これら開口
内に前記電極金属が露呈されたときにはこの露呈面を絶
縁膜で覆う工程と、メッキ処理により前記バリアメタル
上のカバー膜開口内に金属を成長させてバンプ電極を形
成する工程と、前記カバー膜をマスクにして少なくとも
スクライブ領域において前記電極金属をエッチング除去
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075917A JPH01251642A (ja) | 1988-03-31 | 1988-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075917A JPH01251642A (ja) | 1988-03-31 | 1988-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251642A true JPH01251642A (ja) | 1989-10-06 |
Family
ID=13590149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075917A Pending JPH01251642A (ja) | 1988-03-31 | 1988-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100437951C (zh) * | 2002-11-21 | 2008-11-26 | 罗姆股份有限公司 | 半导体装置的制造方法以及半导体装置 |
-
1988
- 1988-03-31 JP JP63075917A patent/JPH01251642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100437951C (zh) * | 2002-11-21 | 2008-11-26 | 罗姆股份有限公司 | 半导体装置的制造方法以及半导体装置 |
| US8089163B2 (en) | 2002-11-21 | 2012-01-03 | Rohm Co., Ltd. | Semiconductor device production method and semiconductor device |
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