JPH01315163A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路装置の製造方法に関するもの
であり、特に、スクライブライン部において、金属配線
の残渣が層間絶縁膜の段差部に残り、この残渣が製造工
程時に剥がれてウェハ面および製造設備を汚染するとい
う事態を発生させないように改善を図った、半導体集積
回路装置の製造方法に関するものである。
であり、特に、スクライブライン部において、金属配線
の残渣が層間絶縁膜の段差部に残り、この残渣が製造工
程時に剥がれてウェハ面および製造設備を汚染するとい
う事態を発生させないように改善を図った、半導体集積
回路装置の製造方法に関するものである。
［従来の技術］
半導体集積回路装置の製造工程は、ウェハの上に形成さ
れたチップをスクライブラインに沿って切り離す工程を
含む。第３図は、半導体集積回路装置のチップが形成さ
れたウェハの平面図である。
れたチップをスクライブラインに沿って切り離す工程を
含む。第３図は、半導体集積回路装置のチップが形成さ
れたウェハの平面図である。
第３図を参照して、ウェハ１上には半導体集積回路装置
のチップ２が複数個形成されている。複数個のチップ２
は、それぞれスクライブライン３によって分離されてい
る。第４図は、第３図におけるＡ部分の拡大図である。
のチップ２が複数個形成されている。複数個のチップ２
は、それぞれスクライブライン３によって分離されてい
る。第４図は、第３図におけるＡ部分の拡大図である。
第４図を参照して、チップ２は素子形成部４と外部電極
接続部５（以下、パッド部５という）を含む。言うまで
もなく、スクライブライン３の部分においては、素子、
絶縁膜、金属配線等は設けられておらず、半導体基板の
面が露出している。チップ２はこのスクライブライン３
に沿って、スクライバにより切り離され、単離される。
接続部５（以下、パッド部５という）を含む。言うまで
もなく、スクライブライン３の部分においては、素子、
絶縁膜、金属配線等は設けられておらず、半導体基板の
面が露出している。チップ２はこのスクライブライン３
に沿って、スクライバにより切り離され、単離される。
次に、半導体集積回路装置の従来の製造工程をスクライ
ブライン部に焦点を当てて説明する。
ブライン部に焦点を当てて説明する。
第５Ａ図〜第５１図は、半導体集積回路装置の従来の製
造工程を示した部分断面図である。これらの図では、ス
クライブライン部３、パッド部５および素子形成部４の
みが抜き出されて描かれている。
造工程を示した部分断面図である。これらの図では、ス
クライブライン部３、パッド部５および素子形成部４の
みが抜き出されて描かれている。
第５Ａ図を参照して、スクライブライン部３が定められ
た半導体基板６上に素子分離用酸化膜７を形成する。素
子分離用酸化膜７で挾まれた活性領域部分に、素子１５
たとえばゲート電極８を含むＭＯＳＦＥＴを形成する。
た半導体基板６上に素子分離用酸化膜７を形成する。素
子分離用酸化膜７で挾まれた活性領域部分に、素子１５
たとえばゲート電極８を含むＭＯＳＦＥＴを形成する。
次に、素子分離用酸化膜７上に外部電極９（以下、パッ
ド９という）を形成する。その後、ゲート電極８および
パッド９を含む半導体基板６の全面に第１の層間絶縁膜
１０を形成する。
ド９という）を形成する。その後、ゲート電極８および
パッド９を含む半導体基板６の全面に第１の層間絶縁膜
１０を形成する。
次に、第５Ｂ図を参照して、たとえばＭＯＳＦＥＴのソ
ースドレイン領域部を露出させるために、写真製版技術
およびエツチングにより、第１の層間絶縁膜１０にコン
タクトホール１１を設ける。
ースドレイン領域部を露出させるために、写真製版技術
およびエツチングにより、第１の層間絶縁膜１０にコン
タクトホール１１を設ける。
このとき同時に、半導体基板６のスクライブライン部３
を露出させるために、スクライブライン部における第１
の層間絶縁膜１０をエツチング除去する。このスクライ
ブライン部３における第１の層間絶縁膜１０のエツチン
グ除去によって、スクライブライン部３には、第１の層
間絶縁膜の段差部１２が形成される。次に、第１の層間
絶縁膜の段差部１２およびコンタクトホール１１を含む
半導体基板６の全面に第１の金属配線膜１３を形成する
。
を露出させるために、スクライブライン部における第１
の層間絶縁膜１０をエツチング除去する。このスクライ
ブライン部３における第１の層間絶縁膜１０のエツチン
グ除去によって、スクライブライン部３には、第１の層
間絶縁膜の段差部１２が形成される。次に、第１の層間
絶縁膜の段差部１２およびコンタクトホール１１を含む
半導体基板６の全面に第１の金属配線膜１３を形成する
。
その後、第５Ｂ図および第５Ｃ図を参照して、第１の金
属配線膜１３を所定の形状にバターニングし、ソース・
ドレイン領域と電気的接続をとるソース・ドレイン接続
用の第１の金属配線１６ａとパッド９と電気的接続をと
るパッド接続用の第１金属配線１６ｂのパターンを形成
する。このときに、第１の層間絶縁膜の段差部１２に、
第１の金属配線膜の残渣１４が残る。次に、第１の金属
配線膜の残渣１４および第１の金属配線１６を含む半導
体基板６の全面に第２の層間絶縁膜１７を形成する。
属配線膜１３を所定の形状にバターニングし、ソース・
ドレイン領域と電気的接続をとるソース・ドレイン接続
用の第１の金属配線１６ａとパッド９と電気的接続をと
るパッド接続用の第１金属配線１６ｂのパターンを形成
する。このときに、第１の層間絶縁膜の段差部１２に、
第１の金属配線膜の残渣１４が残る。次に、第１の金属
配線膜の残渣１４および第１の金属配線１６を含む半導
体基板６の全面に第２の層間絶縁膜１７を形成する。
次に、第５Ｄ図を参照して、第１の金属配線膜の残渣１
４および第１の金属配線１６を含む半導体基板の全面に
第２の層間絶縁膜１７を形成し、その上に第１のレジス
ト１８を塗布する。次に、第１のレジスト１８の、半導
体基板６のスクライブライン部３上に位置する部分およ
び第１の金属配線１６ａ、１６ｂのコンタクト部の上に
位置する部分（コンタクトホール１９ａ、１９ｂが形成
される予定部分の上に位置する部分）に開口部ができる
ように、第１のレジスト１８を写真製版技術によりバタ
ーニングする。その後、このバターニングされた第１の
レジスト１８をマスクにして、第２の層間絶縁膜１７を
エツチングし、第２の層間絶縁膜１７にコンタクトホー
ル１９ａ、１９ｂを形成する。このときに、スクライブ
ライン部３には、第２の層間絶縁膜１７の段差部２３が
形成される。その後、第１のレジスト１８を除去する。
４および第１の金属配線１６を含む半導体基板の全面に
第２の層間絶縁膜１７を形成し、その上に第１のレジス
ト１８を塗布する。次に、第１のレジスト１８の、半導
体基板６のスクライブライン部３上に位置する部分およ
び第１の金属配線１６ａ、１６ｂのコンタクト部の上に
位置する部分（コンタクトホール１９ａ、１９ｂが形成
される予定部分の上に位置する部分）に開口部ができる
ように、第１のレジスト１８を写真製版技術によりバタ
ーニングする。その後、このバターニングされた第１の
レジスト１８をマスクにして、第２の層間絶縁膜１７を
エツチングし、第２の層間絶縁膜１７にコンタクトホー
ル１９ａ、１９ｂを形成する。このときに、スクライブ
ライン部３には、第２の層間絶縁膜１７の段差部２３が
形成される。その後、第１のレジスト１８を除去する。
次に、第５Ｅ図を参照して、コンタクトホール１９ａ、
１９ｂを含む半導体基板６の全面に第２の金属配線膜２
０を形成する。その後、全面に第２のレジスト２１を塗
布し、この第２のレジスト２１を、そのコンタクトホー
ル１９ａ、１９ｂの上部分を含む所定の形状を残すよう
にバターニングする。
１９ｂを含む半導体基板６の全面に第２の金属配線膜２
０を形成する。その後、全面に第２のレジスト２１を塗
布し、この第２のレジスト２１を、そのコンタクトホー
ル１９ａ、１９ｂの上部分を含む所定の形状を残すよう
にバターニングする。
次に、第５Ｅ図および第５Ｆ図を参照して、バターニン
グされたレジスト２１をマスクにして第２の金属配線膜
２０をバターニングし、レジスト２１を除去すると、第
１の金属配線１６ａと電気的接続をとるソース・ドレイ
ン接続用の第２の金属配線２２ａと第１の金属配線１６
ｂと電気的接続をとるパッド接続用の第２の金属配線２
２ｂが形成される。この第２の金属配線膜２０のパター
ニング時に、第２の層間絶縁膜１７の段差部２３に第２
の金属配線膜の残渣２４が残る。
グされたレジスト２１をマスクにして第２の金属配線膜
２０をバターニングし、レジスト２１を除去すると、第
１の金属配線１６ａと電気的接続をとるソース・ドレイ
ン接続用の第２の金属配線２２ａと第１の金属配線１６
ｂと電気的接続をとるパッド接続用の第２の金属配線２
２ｂが形成される。この第２の金属配線膜２０のパター
ニング時に、第２の層間絶縁膜１７の段差部２３に第２
の金属配線膜の残渣２４が残る。
次に、第５Ｇ図を参照して、第２の金属配線膜の残渣２
４および第２の金属配線２２ａ、２２ｂを含む半導体基
板６の全面に第３の層間絶縁膜２５を形成し、その上に
第３のレジスト２６を塗布する。次に、半導体基板６の
スクライブライン部３上に位置する部分および第２の金
属配線２２ａ。
４および第２の金属配線２２ａ、２２ｂを含む半導体基
板６の全面に第３の層間絶縁膜２５を形成し、その上に
第３のレジスト２６を塗布する。次に、半導体基板６の
スクライブライン部３上に位置する部分および第２の金
属配線２２ａ。
２２ｂのコンタクト部の上に位置する部分（コンタクト
ホール２７ａ、２７ｂを形成する予定部分の上に位置す
る部分）に開口部ができるように、第３のレジスト２６
を写真製版技術によりバターニングする。その後、この
バターニングされた第３のレジスト２６をマスクにして
、第３の層間絶縁膜２５をエツチングし、第３の層間絶
縁膜２５にコンタクトホール２７ａ、２７ｂを形成する
。
ホール２７ａ、２７ｂを形成する予定部分の上に位置す
る部分）に開口部ができるように、第３のレジスト２６
を写真製版技術によりバターニングする。その後、この
バターニングされた第３のレジスト２６をマスクにして
、第３の層間絶縁膜２５をエツチングし、第３の層間絶
縁膜２５にコンタクトホール２７ａ、２７ｂを形成する
。
このときに、スクライブライン部３には、第３の層間絶
縁膜２５の段差部２８が形成される。この後、第３のレ
ジスト２６を除去する。
縁膜２５の段差部２８が形成される。この後、第３のレ
ジスト２６を除去する。
次に、第５Ｈ図を参照して、段差部２８およびコンタク
トホール２７ａ、２７ｂを含む半導体基板６の全面に第
３の金属配線膜２９を形成する。
トホール２７ａ、２７ｂを含む半導体基板６の全面に第
３の金属配線膜２９を形成する。
その後、全面に第４のレジスト３０を塗布し、この第４
のレジスト３０を、そのコンタクトホール２７ａ、２７
ｂの上部分を含む所定の形状のパターンが残るようにバ
ターニングする。
のレジスト３０を、そのコンタクトホール２７ａ、２７
ｂの上部分を含む所定の形状のパターンが残るようにバ
ターニングする。
次に、第５Ｈ図および第５Ｉ図を参照して、バターニン
グされた第４のレジスト３０をマスクにして、第３の金
属配線膜２９をバターニングし、第４のレジスト３０を
除去すると、第２の金属配線２２ａと電気的接続をとる
ソース・ドレイン接続用の第３の金属配線３１ａと、第
２の金属配線２２ｂと電気的接続をとるパッド接続用の
第３の金属配線３１ｂが形成される。この第３の金属配
線膜２９のパターニング時に、第３の層間絶縁膜２５の
段差部２８に、第３の金属配線膜の残渣３２が残る。
グされた第４のレジスト３０をマスクにして、第３の金
属配線膜２９をバターニングし、第４のレジスト３０を
除去すると、第２の金属配線２２ａと電気的接続をとる
ソース・ドレイン接続用の第３の金属配線３１ａと、第
２の金属配線２２ｂと電気的接続をとるパッド接続用の
第３の金属配線３１ｂが形成される。この第３の金属配
線膜２９のパターニング時に、第３の層間絶縁膜２５の
段差部２８に、第３の金属配線膜の残渣３２が残る。
次に、第５Ｊ図を参照して、半導体基板６の全面にパッ
シベーション膜３３を形成し、このパッシベーション膜
３３を半導体基板６のスクライブライン部３および第３
の金属配線３１ｂのパッド部を露出させるようにエツチ
ングすると、最終的に第３図および第４図に示したよう
なウェハが得られる。スクライブライン部３をスクライ
バで切断すると、それぞれのチップ２が単離される。
シベーション膜３３を形成し、このパッシベーション膜
３３を半導体基板６のスクライブライン部３および第３
の金属配線３１ｂのパッド部を露出させるようにエツチ
ングすると、最終的に第３図および第４図に示したよう
なウェハが得られる。スクライブライン部３をスクライ
バで切断すると、それぞれのチップ２が単離される。
［発明が解決しようとする課題］
従来の半導体集積回路装置の製造方法は、以上のように
構成されている。ところで、第５Ｂ図、第５Ｅ図および
第５Ｈ図を参照して、第１の金属配線膜１３、第２の金
属配線膜２０および第３の金属配線膜２９の形成方法と
しては、通常、スパッタなどの手法が用いられている。
構成されている。ところで、第５Ｂ図、第５Ｅ図および
第５Ｈ図を参照して、第１の金属配線膜１３、第２の金
属配線膜２０および第３の金属配線膜２９の形成方法と
しては、通常、スパッタなどの手法が用いられている。
しかし、素子の微細化に伴い、金属配線膜１３，２０．
２９の段差波頂性の向上が要求されており、現在では、
金属配線膜の形成手段として、バイアススパッタによる
方法とか、スパッタ時に予め半導体基板６を加熱する方
法、およびＣＶＤによる方法などが提案され、この段差
被覆性がかなり改善されてきている。また、一方、金属
配線膜１３，２０．２９のエツチングには、反応性イオ
ンエツチングのような加工制御性に優れた異方性エツチ
ングを用いることが多い。この反応性イオンエツチング
はまた、素子の微細化の要望から生まれた技術であって
、現在の半導体集積回路装置の製造には、必要不可欠の
手段であると言える。
２９の段差波頂性の向上が要求されており、現在では、
金属配線膜の形成手段として、バイアススパッタによる
方法とか、スパッタ時に予め半導体基板６を加熱する方
法、およびＣＶＤによる方法などが提案され、この段差
被覆性がかなり改善されてきている。また、一方、金属
配線膜１３，２０．２９のエツチングには、反応性イオ
ンエツチングのような加工制御性に優れた異方性エツチ
ングを用いることが多い。この反応性イオンエツチング
はまた、素子の微細化の要望から生まれた技術であって
、現在の半導体集積回路装置の製造には、必要不可欠の
手段であると言える。
このような状況下において、段差被覆性の良い金属配線
膜１３，２０．２９を反応性イオンエツチングのような
加工制御性に優れた異方性エツチングで処理し、スクラ
イブライン部３における半導体基板６の表面を露出させ
る場合、次のような問題点が生じる。すなわち、層間絶
縁膜１０の段差部１２では、その金属配線膜１３の膜厚
が、スクライブライン部３の平坦部における膜厚よりも
、下層の層間絶縁膜１０の膜厚分だけ厚くなる。このた
め、第５Ｃ図を参照して、金属配線膜１３の選択的なエ
ツチング除去に異方性エツチング法を適用すると、層間
絶縁膜１０の段差部１２において、実質的に好ましくな
い金属配線膜の残渣１４が残る。そして、このようなエ
ツチング時における金属配線膜の残渣１４は、下層の層
間絶縁膜の段差部が高くて険しいほど、また、金属配線
膜の段差被覆性が良いほど、さらに、異方性エツチング
の異方性が強いほど、特に顕著に残る。このような不良
は、普通、下層の層間絶縁膜の段差部を低く抑制するた
めに行なう下層の層間絶縁膜の薄膜化、平坦化などによ
り、低減させることが可能である。しかしながら、この
ような薄膜化、平坦化を行なったとしても、異方性エツ
チング手段を採用する限り、スクライブライン部３にお
ける層間絶縁膜の段差部に、このような金属配線膜が残
るのを完全に防止することはできなかった。この金属配
線膜の残渣１４，２４．３２は、第５Ｊ図に見られるよ
うに、それぞれ層間絶縁膜１０，２０．２５の段差部に
沿って細くかつ長く残されるので、半導体基板６との密
着性が比較的弱く、この金属配線膜の残渣が製造工程中
に、段差部から離れて、ウェハ面とか接造設備を汚染し
、ひいては、半導体集積回路装置にパターン欠陥を引き
起こすなどの不都合を招来していた。
膜１３，２０．２９を反応性イオンエツチングのような
加工制御性に優れた異方性エツチングで処理し、スクラ
イブライン部３における半導体基板６の表面を露出させ
る場合、次のような問題点が生じる。すなわち、層間絶
縁膜１０の段差部１２では、その金属配線膜１３の膜厚
が、スクライブライン部３の平坦部における膜厚よりも
、下層の層間絶縁膜１０の膜厚分だけ厚くなる。このた
め、第５Ｃ図を参照して、金属配線膜１３の選択的なエ
ツチング除去に異方性エツチング法を適用すると、層間
絶縁膜１０の段差部１２において、実質的に好ましくな
い金属配線膜の残渣１４が残る。そして、このようなエ
ツチング時における金属配線膜の残渣１４は、下層の層
間絶縁膜の段差部が高くて険しいほど、また、金属配線
膜の段差被覆性が良いほど、さらに、異方性エツチング
の異方性が強いほど、特に顕著に残る。このような不良
は、普通、下層の層間絶縁膜の段差部を低く抑制するた
めに行なう下層の層間絶縁膜の薄膜化、平坦化などによ
り、低減させることが可能である。しかしながら、この
ような薄膜化、平坦化を行なったとしても、異方性エツ
チング手段を採用する限り、スクライブライン部３にお
ける層間絶縁膜の段差部に、このような金属配線膜が残
るのを完全に防止することはできなかった。この金属配
線膜の残渣１４，２４．３２は、第５Ｊ図に見られるよ
うに、それぞれ層間絶縁膜１０，２０．２５の段差部に
沿って細くかつ長く残されるので、半導体基板６との密
着性が比較的弱く、この金属配線膜の残渣が製造工程中
に、段差部から離れて、ウェハ面とか接造設備を汚染し
、ひいては、半導体集積回路装置にパターン欠陥を引き
起こすなどの不都合を招来していた。
なお、金属配線膜の残渣を除去する手段としては、異方
性エツチングを通常時間以上にわたって実行し、金属配
線膜の残渣を完全に除去する方法とか、あるいは、この
異方性エツチングに等方性エツチングを追加し、金属配
線膜の残渣を除去する方法などが考えられる。しかしな
がら、前者の方法の場合には、かなりの長さのエツチン
グ時間を追加させる必要があって、下層の層間絶縁膜へ
のダメージが大きくなる。また、エツチング時のマスク
に用いるレジストを厚膜化させる必要があり、さらにス
ルーブツトの低下などの別の問題を生じさせる。また、
後者の方法の場合には、加工精度の低下および加工の制
御性の低下、金属配線幅の減少等、素子の微細化に伴っ
て好ましくない問題点が多く生ずる。
性エツチングを通常時間以上にわたって実行し、金属配
線膜の残渣を完全に除去する方法とか、あるいは、この
異方性エツチングに等方性エツチングを追加し、金属配
線膜の残渣を除去する方法などが考えられる。しかしな
がら、前者の方法の場合には、かなりの長さのエツチン
グ時間を追加させる必要があって、下層の層間絶縁膜へ
のダメージが大きくなる。また、エツチング時のマスク
に用いるレジストを厚膜化させる必要があり、さらにス
ルーブツトの低下などの別の問題を生じさせる。また、
後者の方法の場合には、加工精度の低下および加工の制
御性の低下、金属配線幅の減少等、素子の微細化に伴っ
て好ましくない問題点が多く生ずる。
したがって、この発明の目的は金属配線膜の残渣が容易
に層間絶縁膜の段差部から剥がれない、半導体集積回路
装置の方法を提供することである。
に層間絶縁膜の段差部から剥がれない、半導体集積回路
装置の方法を提供することである。
この発明のもう１つの目的は、ウェハ面とか製造設備を
汚染しない、半導体集積回路装置の製造方法を提供する
ことである。
汚染しない、半導体集積回路装置の製造方法を提供する
ことである。
［課題を解決するための手段］
この発明に係る半導体集積回路装置の製造方法は、スク
ライブライン部が定められた半導体基板を準備する工程
と、上記半導体基板の上に第１の層間絶縁膜を形成する
工程と、上記半導体基板のスクライブライン部を露出さ
せるように、上記スクライブライン部の上記第１の層間
絶縁膜をエツチング除去する工程と、上記第１の層間絶
縁膜のエツチングによって、上記スクライブライン部に
は上記第１の層間絶縁膜の段差部が形成され、上記第１
の層間絶縁膜のエツチング工程の後、上記第１の層間絶
縁膜の段差部を含む上記半導体基板の全面に第１の金属
配線膜を形成する工程と、上記第１の金属配線膜をエツ
チングする工程と、を備え、上記第１の金属配線膜のエ
ツチングは、上記スクライブライン部において、上記第
１の金属配線膜の残渣が上記第１の層間絶縁膜の段差部
に沿って、この段差部を覆うように残され得るように行
なわれる。
ライブライン部が定められた半導体基板を準備する工程
と、上記半導体基板の上に第１の層間絶縁膜を形成する
工程と、上記半導体基板のスクライブライン部を露出さ
せるように、上記スクライブライン部の上記第１の層間
絶縁膜をエツチング除去する工程と、上記第１の層間絶
縁膜のエツチングによって、上記スクライブライン部に
は上記第１の層間絶縁膜の段差部が形成され、上記第１
の層間絶縁膜のエツチング工程の後、上記第１の層間絶
縁膜の段差部を含む上記半導体基板の全面に第１の金属
配線膜を形成する工程と、上記第１の金属配線膜をエツ
チングする工程と、を備え、上記第１の金属配線膜のエ
ツチングは、上記スクライブライン部において、上記第
１の金属配線膜の残渣が上記第１の層間絶縁膜の段差部
に沿って、この段差部を覆うように残され得るように行
なわれる。
好ましい実施例では、上記第１の金属配線膜のエツチン
グ工程の後、上記第１の金属配線膜の残渣を含む上記半
導体基板の全面に第２の層間絶縁膜を形成する工程と、
上記半導体基板のスクライブライン部を露出させるよう
に、上記スクライブライン部の上記第２の層間絶縁膜を
エツチングする工程と、上記第２の層間絶縁膜のエツチ
ングによって、上記スクライブライン部には上記第２の
層間絶縁膜の段差部が形成され、上記第２の層間絶縁膜
のエツチング工程の後、上記第２の層間絶縁膜の段差部
を含む上記半導体基板の全面に第２の金属配線膜を形成
する工程と、上記第２の金属配線膜をエツチングする工
程と、を備え、上記第２の金属配線膜のエツチングは、
上記スクライブライン部において、上記第２の金属配線
膜の残渣か上記第１の金属配線膜の残渣と互いに交差も
しくは上下に重ならないように、上記第２の層間絶縁膜
の段差部に沿って、この段差部を覆うように残される、
ように行なわれる。
グ工程の後、上記第１の金属配線膜の残渣を含む上記半
導体基板の全面に第２の層間絶縁膜を形成する工程と、
上記半導体基板のスクライブライン部を露出させるよう
に、上記スクライブライン部の上記第２の層間絶縁膜を
エツチングする工程と、上記第２の層間絶縁膜のエツチ
ングによって、上記スクライブライン部には上記第２の
層間絶縁膜の段差部が形成され、上記第２の層間絶縁膜
のエツチング工程の後、上記第２の層間絶縁膜の段差部
を含む上記半導体基板の全面に第２の金属配線膜を形成
する工程と、上記第２の金属配線膜をエツチングする工
程と、を備え、上記第２の金属配線膜のエツチングは、
上記スクライブライン部において、上記第２の金属配線
膜の残渣か上記第１の金属配線膜の残渣と互いに交差も
しくは上下に重ならないように、上記第２の層間絶縁膜
の段差部に沿って、この段差部を覆うように残される、
ように行なわれる。
［作用］
この発明によると、スクライブライン部において、第１
の金属配線膜の残渣が、第１の層間絶縁膜の段差部に沿
って、この段差部を覆うように残され得るように、第１
の金属配線膜のエツチングを行なうので、金属配線膜の
残渣と半導体基板との密着性が人となる。それゆえ、こ
の残渣が段差部から離れ、ウェハ面あるいは製造設備を
汚染するという事態を避けられる。
の金属配線膜の残渣が、第１の層間絶縁膜の段差部に沿
って、この段差部を覆うように残され得るように、第１
の金属配線膜のエツチングを行なうので、金属配線膜の
残渣と半導体基板との密着性が人となる。それゆえ、こ
の残渣が段差部から離れ、ウェハ面あるいは製造設備を
汚染するという事態を避けられる。
また、上述のとおり、第２の金属配線膜の残渣を上記第
１の金属配線膜の残渣と互いに交差もしくは上下に重な
らないように残すようにすると、スクライブライン端部
での段差の高さは最低限に低減される。
１の金属配線膜の残渣と互いに交差もしくは上下に重な
らないように残すようにすると、スクライブライン端部
での段差の高さは最低限に低減される。
［実施例］
以下、この発明の実施例を図について説明する。
第２Ａ図〜第２Ｊ図はこの発明に係る半導体集積回路装
置の製造工程を断面図で示したものである。これらの図
においては、素子形成部４と、パッド部５と、スクライ
ブライン部３が抽出されて、図示されている。
置の製造工程を断面図で示したものである。これらの図
においては、素子形成部４と、パッド部５と、スクライ
ブライン部３が抽出されて、図示されている。
第２Ａ図を参照して、スクライブライン部３が定められ
た半導体基板６（たとえばシリコン基板）を準備する。
た半導体基板６（たとえばシリコン基板）を準備する。
次に、半導体基板６の主面に素子分離用酸化膜７を形成
し、素子分離用酸化膜７で挾まれた活性領域部分に素子
たとえばＭＯＳＦＴを形成する。ＭＯＳＦＥＴはゲート
電極７を含んでいる。次に、素子分離用酸化膜７上に、
パッド９を形成する。その後、ゲート電極８およびパッ
ド９を含む半導体基板６の全面に第１の層間絶縁膜１０
を形成する。
し、素子分離用酸化膜７で挾まれた活性領域部分に素子
たとえばＭＯＳＦＴを形成する。ＭＯＳＦＥＴはゲート
電極７を含んでいる。次に、素子分離用酸化膜７上に、
パッド９を形成する。その後、ゲート電極８およびパッ
ド９を含む半導体基板６の全面に第１の層間絶縁膜１０
を形成する。
次に、第２Ｂ図を参照して、ＭＯＳＦＥＴのソースドレ
イン領域のコンタクト部を露出させるため、写真製版技
術およびエツチングにより、第１の層間絶縁膜１０にコ
ンタクトホール１１を形成する。このとき同時に半導体
基板６のスクライブライン部３を露出させるために、ス
クライブライン部３における第１の層間絶縁膜１０をエ
ツチング除去する。このスクライブライン部３における
第１の層間絶縁膜１０のエツチング除去によって、スク
ライブライン部３には第１の層間絶縁膜１０の段差部１
２が形成される。次に、第１の層間絶縁膜の段差部１２
およびコンタクトホール１１を含む半導体基板６の全面
に第１の金属配線膜１３を形成する。
イン領域のコンタクト部を露出させるため、写真製版技
術およびエツチングにより、第１の層間絶縁膜１０にコ
ンタクトホール１１を形成する。このとき同時に半導体
基板６のスクライブライン部３を露出させるために、ス
クライブライン部３における第１の層間絶縁膜１０をエ
ツチング除去する。このスクライブライン部３における
第１の層間絶縁膜１０のエツチング除去によって、スク
ライブライン部３には第１の層間絶縁膜１０の段差部１
２が形成される。次に、第１の層間絶縁膜の段差部１２
およびコンタクトホール１１を含む半導体基板６の全面
に第１の金属配線膜１３を形成する。
その後、第２Ｃ図を参照して、写真製版技術およびエツ
チングたとえば反応性イオンエツチングのような異方性
エツチングによって、第１の金属配線膜１３をバターニ
ングし、ソース・ドレイン電極と電気的接続をとるソー
ス・ドレイン接続用の第１の金属配線１６ａとパッド９
と電気的接続をとるパッド接続用の第１の金属配線１６
ｂのパターンを形成する。同時に、この第１の金属配線
膜１３のバターニングを、スクライブライン部３におい
て、第１の金属配線膜の残渣１４が第１の層間絶縁膜１
０の段差部１２に沿って、この段差部１２を覆うように
残され得る、ように行なう。
チングたとえば反応性イオンエツチングのような異方性
エツチングによって、第１の金属配線膜１３をバターニ
ングし、ソース・ドレイン電極と電気的接続をとるソー
ス・ドレイン接続用の第１の金属配線１６ａとパッド９
と電気的接続をとるパッド接続用の第１の金属配線１６
ｂのパターンを形成する。同時に、この第１の金属配線
膜１３のバターニングを、スクライブライン部３におい
て、第１の金属配線膜の残渣１４が第１の層間絶縁膜１
０の段差部１２に沿って、この段差部１２を覆うように
残され得る、ように行なう。
このように残渣１４を段差部１２に沿って太く長く残す
ことにより、半導体基板６と残渣１４との密着性は強く
なる。それゆえ、従来のように、残渣１４が段差部１２
から剥がれて、ウェハ面とか製造設備を汚染するという
事態は発生しない。次に、第１の金属配線膜の残渣１４
および金属配線１６ａ、１６ｂを含む半導体基板６の全
面に第２の層間絶縁膜１７を形成する。
ことにより、半導体基板６と残渣１４との密着性は強く
なる。それゆえ、従来のように、残渣１４が段差部１２
から剥がれて、ウェハ面とか製造設備を汚染するという
事態は発生しない。次に、第１の金属配線膜の残渣１４
および金属配線１６ａ、１６ｂを含む半導体基板６の全
面に第２の層間絶縁膜１７を形成する。
次に、第２Ｄ図を参照して、第２の層間絶縁膜１７の上
に第１のレジスト１８を塗布する。次に、半導体基板６
のスクライブライン部３上に位置する部分および第１の
金属配線１６ａ、１６ｂのコンタクト部の上に位置する
部分に開口部ができるように、第１のレジスト１８を写
真製版技術によりパターニングする。その後、このパタ
ーニングされた第１のレジスト１８をマスクにして、第
２の層間絶縁膜１７をエツチングする。このエッンチン
グによって、第２の層間絶縁膜１７にはコンタクトホー
ル１９ａ、１９ｂが形成され、一方、スクライブライン
部には第２の層間絶縁膜１７の段差部２３が形成される
。この後、第１のレジスト１８を除去する。
に第１のレジスト１８を塗布する。次に、半導体基板６
のスクライブライン部３上に位置する部分および第１の
金属配線１６ａ、１６ｂのコンタクト部の上に位置する
部分に開口部ができるように、第１のレジスト１８を写
真製版技術によりパターニングする。その後、このパタ
ーニングされた第１のレジスト１８をマスクにして、第
２の層間絶縁膜１７をエツチングする。このエッンチン
グによって、第２の層間絶縁膜１７にはコンタクトホー
ル１９ａ、１９ｂが形成され、一方、スクライブライン
部には第２の層間絶縁膜１７の段差部２３が形成される
。この後、第１のレジスト１８を除去する。
次に、第２Ｅ図を参照して、コンタクトホール１９ａ、
１９ｂおよび段差部２３を含む半導体基板６の全面に第
２の金属配線膜２０を形成する。
１９ｂおよび段差部２３を含む半導体基板６の全面に第
２の金属配線膜２０を形成する。
そして、その上全面に第２のレジスト２１を塗布する。
その後、この第２のレジスト２１を次のようにパターニ
ングする。すなわち、コンタクトホール１９ａ、１９ｂ
の上に位置する部分が残るように、かつ第１の金属配線
膜の残渣１４および第２の層間絶縁膜の段差部２３を含
む所定領域の上に位置する部分が残るように、第２のレ
ジスト２１を写真製版技術によりパターニングする。
ングする。すなわち、コンタクトホール１９ａ、１９ｂ
の上に位置する部分が残るように、かつ第１の金属配線
膜の残渣１４および第２の層間絶縁膜の段差部２３を含
む所定領域の上に位置する部分が残るように、第２のレ
ジスト２１を写真製版技術によりパターニングする。
次に、第２Ｅ図および第２図を参照して、このようにパ
ターニングされた第２のレジスト２１をマスクにして、
第２の金属配線膜２０をパターニングし、第２のレジス
ト２１を除去すると、ソース・ドレイン接続用の第１の
金属配線１６ａと電気的接続をとるソースドレイン接続
用の第２の金属配線２２ａと、パッド接続用の第１の金
属配線１６ｂと電気的接続をとるパッド接続用の第２の
金属配線２２ｂが形成される。一方、スクライブライン
部３においては、第２の金属配線膜の残渣２４が第２の
層間絶縁膜の段差部２３に沿って、この第２の層間絶縁
膜の段差部２３を覆うように残される。そして、この第
２の金属配線膜の残渣２４は、第１の金属配線膜の残渣
２４と重なるように幅広に残されている。このように第
２の金属配線膜の残渣２４を第２の層間絶縁膜の段差部
２３に沿って幅広く長く残すことにより、半導体基板６
と第２の金属配線膜の残渣２４との密着性は強くなり、
この第２の金属配線膜の残渣２４が第２の層間絶縁膜の
段差部２３から剥がれるということはなくなる。
ターニングされた第２のレジスト２１をマスクにして、
第２の金属配線膜２０をパターニングし、第２のレジス
ト２１を除去すると、ソース・ドレイン接続用の第１の
金属配線１６ａと電気的接続をとるソースドレイン接続
用の第２の金属配線２２ａと、パッド接続用の第１の金
属配線１６ｂと電気的接続をとるパッド接続用の第２の
金属配線２２ｂが形成される。一方、スクライブライン
部３においては、第２の金属配線膜の残渣２４が第２の
層間絶縁膜の段差部２３に沿って、この第２の層間絶縁
膜の段差部２３を覆うように残される。そして、この第
２の金属配線膜の残渣２４は、第１の金属配線膜の残渣
２４と重なるように幅広に残されている。このように第
２の金属配線膜の残渣２４を第２の層間絶縁膜の段差部
２３に沿って幅広く長く残すことにより、半導体基板６
と第２の金属配線膜の残渣２４との密着性は強くなり、
この第２の金属配線膜の残渣２４が第２の層間絶縁膜の
段差部２３から剥がれるということはなくなる。
次に、第２Ｇを参照して、第２の金属配線膜の残渣２４
、ソードレイン接続用の第２の金属配線２２ａおよびパ
ッド接続用の第２の金属配線２２ｂを含む半導体基板６
の全面に第３の層間絶縁膜２５を形成し、その上に第３
のレジスト２６を形成する。次に、半導体基板６のスク
ライブライン部３上に位置する部分、ソースドレイン接
続用の第２の金属配線２２ａのコンタクト部の上に位置
する部分（コンタクトホール２７ａが形成される予定の
部分の上に位置する部分）およびパッド接続用の第２の
金属配線２２ｂのコンタクト部の上に位置する部分（コ
ンタクトホール２７ｂが形成される予定の部分の上に位
置する部分）に開口部ができるように、第３のレジスト
２６を写真製版技術によりパターニングする。その後、
このパターニングされた第３のレジスト２６をマスクに
して、第３の層間絶縁膜２５をエツチングし、第３の層
間絶縁膜２５にコンタクトホール２７ａ、２７ｂを形成
する。このときに、スクライブライン部３には第３の層
間絶縁膜２５の段差部２８が形成される。この後、第３
のレジスト２６を除去する。
、ソードレイン接続用の第２の金属配線２２ａおよびパ
ッド接続用の第２の金属配線２２ｂを含む半導体基板６
の全面に第３の層間絶縁膜２５を形成し、その上に第３
のレジスト２６を形成する。次に、半導体基板６のスク
ライブライン部３上に位置する部分、ソースドレイン接
続用の第２の金属配線２２ａのコンタクト部の上に位置
する部分（コンタクトホール２７ａが形成される予定の
部分の上に位置する部分）およびパッド接続用の第２の
金属配線２２ｂのコンタクト部の上に位置する部分（コ
ンタクトホール２７ｂが形成される予定の部分の上に位
置する部分）に開口部ができるように、第３のレジスト
２６を写真製版技術によりパターニングする。その後、
このパターニングされた第３のレジスト２６をマスクに
して、第３の層間絶縁膜２５をエツチングし、第３の層
間絶縁膜２５にコンタクトホール２７ａ、２７ｂを形成
する。このときに、スクライブライン部３には第３の層
間絶縁膜２５の段差部２８が形成される。この後、第３
のレジスト２６を除去する。
次に、第２Ｈ図を参照して、第３の層間絶縁膜の段差部
２８およびコンタクトホール２７ａ、 ２７ｂを含む
半導体基板６の全面に第３の金属配線膜２９を形成する
。その後、全面に第４のレジスト３０を塗布し、この第
４のレジスト３０を、コンタクトホール２７ａ、２７ｂ
の上に位置する部分が残るように、かつ第１の金属配線
膜の残渣１４、第２の金属配線間の残渣２４および第３
の層間絶縁膜の段差部２８を含む所定領域の上に位置す
る部分が残るように、写真製版技術によりバターニング
する。
２８およびコンタクトホール２７ａ、 ２７ｂを含む
半導体基板６の全面に第３の金属配線膜２９を形成する
。その後、全面に第４のレジスト３０を塗布し、この第
４のレジスト３０を、コンタクトホール２７ａ、２７ｂ
の上に位置する部分が残るように、かつ第１の金属配線
膜の残渣１４、第２の金属配線間の残渣２４および第３
の層間絶縁膜の段差部２８を含む所定領域の上に位置す
る部分が残るように、写真製版技術によりバターニング
する。
次に、第２Ｈ図および第２■図を参照して、このように
バターニングされた第４のレジスト３０をマスクにして
、第３の金属配線膜２９をバターニングし、第４のレジ
スト３０を除去すると、ソースドレイン接続用の第２の
金属配線２２ａと電気的接続をとるソースドレイン接続
用の第３の金属配線３１ａと、パッド接続用の第２の金
属配線２２ｂと電気的接続をとるパッド接続用の第３の
金属配線３１ｂが形成される。一方、スクライブライン
部３においては、第３の金属配線膜の残渣３２が第３の
層間絶縁膜の段差部２８に沿って、この第３の層間絶縁
膜の段差部２８を覆うように残される。そして、この第
３の金属配線膜の残渣３２は第２の金属配線膜の残渣２
４と重なるように幅広に残される。このように、第３の
金属配線膜の残渣３２を第３の層間絶縁膜の段差部２８
に沿って太く長く残すことにより、半導体基板６と第３
の金属配線膜の残渣３２との密着性は強くなり、この第
３の金属配線膜の残渣３２が第３の層間絶縁膜の段差部
２８から剥がれるということはなくなる。
バターニングされた第４のレジスト３０をマスクにして
、第３の金属配線膜２９をバターニングし、第４のレジ
スト３０を除去すると、ソースドレイン接続用の第２の
金属配線２２ａと電気的接続をとるソースドレイン接続
用の第３の金属配線３１ａと、パッド接続用の第２の金
属配線２２ｂと電気的接続をとるパッド接続用の第３の
金属配線３１ｂが形成される。一方、スクライブライン
部３においては、第３の金属配線膜の残渣３２が第３の
層間絶縁膜の段差部２８に沿って、この第３の層間絶縁
膜の段差部２８を覆うように残される。そして、この第
３の金属配線膜の残渣３２は第２の金属配線膜の残渣２
４と重なるように幅広に残される。このように、第３の
金属配線膜の残渣３２を第３の層間絶縁膜の段差部２８
に沿って太く長く残すことにより、半導体基板６と第３
の金属配線膜の残渣３２との密着性は強くなり、この第
３の金属配線膜の残渣３２が第３の層間絶縁膜の段差部
２８から剥がれるということはなくなる。
次に、第２Ｊ図を参照して、半導体基板６の全面にパッ
シベーション膜３３を形成し、このパッシベーション膜
３３を半導体基板６のスクライブライン部３およびパッ
ド接続用の第３の金属配線３１ｂのコンタクト部を露出
さるようにエツチングする。こうして、最終的に第３図
および第４図に示したような、ウェハ１が得られる。
シベーション膜３３を形成し、このパッシベーション膜
３３を半導体基板６のスクライブライン部３およびパッ
ド接続用の第３の金属配線３１ｂのコンタクト部を露出
さるようにエツチングする。こうして、最終的に第３図
および第４図に示したような、ウェハ１が得られる。
第１Ａ図〜第１Ｊ図は、この発明の他の実施例の工程図
であり、第２Ａ図〜第２１図に示した第１の実施例に改
良を加えたものである。第１の実施例では、スクライブ
ライン部３において、金属配線膜の残渣１４，２４．３
２を、層間絶縁膜１０．１７．２５の段差部１２，２３
．２８に沿って、この段差部を覆うように太く長く残し
ているので、半導体基板６とこれらの金属配線膜の残渣
が層間絶縁膜の段差部から剥がれるという事態は避けら
れる。しかしながら、第２Ｈ図を参照して、第１の金属
配線膜の残渣１４、第２の金属配線膜の残ｔｉ１２４お
よび第３の金属配線膜２９が上下に重なっているので、
スクライブライン部３の端部において段差が高くて険し
くなっている。このため、スクライブライン部３とパッ
ド部５との間に四部４０が形成される。したがって、写
真製版技術を適用する場合、四部４０における第４のレ
ジスト３０の膜厚（ｔＲ’）が厚くなり、凹部４０にお
いて第４のレジストの解像不良を起こし、エツチングが
正確に行なえないという問題点があった。第１Ａ図〜第
１Ｊ図に示す第２の実施例は、この点を改良したもので
ある。
であり、第２Ａ図〜第２１図に示した第１の実施例に改
良を加えたものである。第１の実施例では、スクライブ
ライン部３において、金属配線膜の残渣１４，２４．３
２を、層間絶縁膜１０．１７．２５の段差部１２，２３
．２８に沿って、この段差部を覆うように太く長く残し
ているので、半導体基板６とこれらの金属配線膜の残渣
が層間絶縁膜の段差部から剥がれるという事態は避けら
れる。しかしながら、第２Ｈ図を参照して、第１の金属
配線膜の残渣１４、第２の金属配線膜の残ｔｉ１２４お
よび第３の金属配線膜２９が上下に重なっているので、
スクライブライン部３の端部において段差が高くて険し
くなっている。このため、スクライブライン部３とパッ
ド部５との間に四部４０が形成される。したがって、写
真製版技術を適用する場合、四部４０における第４のレ
ジスト３０の膜厚（ｔＲ’）が厚くなり、凹部４０にお
いて第４のレジストの解像不良を起こし、エツチングが
正確に行なえないという問題点があった。第１Ａ図〜第
１Ｊ図に示す第２の実施例は、この点を改良したもので
ある。
なお、第１Ａ図においては、スクライブライン部３とパ
ッド部５と素子形成部４が明示されているが、第１Ｂ図
〜第１Ｇ図においては図面が複雑になるのを避けるため
に、その明示は省略されている。
ッド部５と素子形成部４が明示されているが、第１Ｂ図
〜第１Ｇ図においては図面が複雑になるのを避けるため
に、その明示は省略されている。
第１Ａ図を参照して、スクライブライン部３が定められ
た半導体基板６を準備する。半導体基板６の主面に素子
分離用酸化膜７を形成する。素子分離用酸化膜７で挾ま
れた活性領域部分に素子たとえばＭＯＳＦＥＴを形成す
る。ＭＯＳＦＥＴはゲート電極８を含んでいる。次に、
素子分離用酸化膜８の上にパッド９を形成する。その後
、ゲート電極８およびパッド９を含む半導体基板６の全
面に第１の層間絶縁膜１０を形成する。
た半導体基板６を準備する。半導体基板６の主面に素子
分離用酸化膜７を形成する。素子分離用酸化膜７で挾ま
れた活性領域部分に素子たとえばＭＯＳＦＥＴを形成す
る。ＭＯＳＦＥＴはゲート電極８を含んでいる。次に、
素子分離用酸化膜８の上にパッド９を形成する。その後
、ゲート電極８およびパッド９を含む半導体基板６の全
面に第１の層間絶縁膜１０を形成する。
次に、第１Ｂ図を参照して、ＭＯＳＦＥＴのソース・ド
イレン領域のコンタクト部を露出させるために、写真製
版およびエツチングにより第１の層間絶縁膜１０にコン
タクトホール１１を設ける。
イレン領域のコンタクト部を露出させるために、写真製
版およびエツチングにより第１の層間絶縁膜１０にコン
タクトホール１１を設ける。
このとき同時に、半導体基板６のスクライブライン部３
を露出させるために、スクライブライン部３における第
１の層間絶縁膜１０をエツチング除去する。このスクラ
イブライン部３における第１の層間絶縁膜１０のエツチ
ング除去によって、スクライブライン部３には第１の層
間絶縁膜の段差部１２が形成される。
を露出させるために、スクライブライン部３における第
１の層間絶縁膜１０をエツチング除去する。このスクラ
イブライン部３における第１の層間絶縁膜１０のエツチ
ング除去によって、スクライブライン部３には第１の層
間絶縁膜の段差部１２が形成される。
次に、コンタクトホール１１および第１の層間絶縁膜の
段差部１２を含む半導体基板６の全面に第１の金属配線
膜１３を形成する。
段差部１２を含む半導体基板６の全面に第１の金属配線
膜１３を形成する。
その後、第１Ｃ図を参照して、写真製版技術およびエツ
チングによって、第１の金属配線膜１３をバターニング
し、ソース・ドレイン電極と電気的接続をとるソース・
ドレイン電極接続用の第１金属配線１６ａとバッド９と
電気的接続をとるパッド接続用の第１の金属配線１６ｂ
を形成する。
チングによって、第１の金属配線膜１３をバターニング
し、ソース・ドレイン電極と電気的接続をとるソース・
ドレイン電極接続用の第１金属配線１６ａとバッド９と
電気的接続をとるパッド接続用の第１の金属配線１６ｂ
を形成する。
一方、この第１の金属配線膜１３のバターニングは、ス
クライブライン部３においては、第１の金属配線膜の残
渣１４が第１の層間絶縁膜１０の段差部１２に沿って、
この第１の層間絶縁膜の段差部１２を覆うように残され
得るように、行なわれる。このように第１の金属配線膜
の残渣１４を第１の層間絶縁膜の段差部１２に沿って太
く長く残すことにより、半導体基板６と第１の金属配線
膜の残渣１４との密着性は強くなる。それゆえ、従来の
ように、金属配線膜の残渣が層間絶縁膜の段差部から剥
がれて、ウェハ而とか製造設備を汚染するという事態は
避けられる。
クライブライン部３においては、第１の金属配線膜の残
渣１４が第１の層間絶縁膜１０の段差部１２に沿って、
この第１の層間絶縁膜の段差部１２を覆うように残され
得るように、行なわれる。このように第１の金属配線膜
の残渣１４を第１の層間絶縁膜の段差部１２に沿って太
く長く残すことにより、半導体基板６と第１の金属配線
膜の残渣１４との密着性は強くなる。それゆえ、従来の
ように、金属配線膜の残渣が層間絶縁膜の段差部から剥
がれて、ウェハ而とか製造設備を汚染するという事態は
避けられる。
次に、第１Ｄ図を参照して、第１の金属配線膜の残渣１
４、ソース・ドレイン接続用の第１の金属配線１６ａお
よびパッド接続用の第１の金属配線１６ｂを含む半導体
基板６の全面に第２の層間絶縁膜１７を形成し、その上
に第１のレジスト１８を塗布する。次に、半導体基板６
のスクライブライン部３上に位置する部分およびソース
・ドレイン接続用の第１の金属配線１６ａおよびパッド
接続用の第１の金属配線１６ｂのコンタクト部の上に位
置する部分に開口部ができるように、第１のレジスト１
８を写真製版技術によりバターニングする。その後、こ
のバターニングされた第１のレジスト１８をマスクにし
て、第２の層間絶縁膜１７をエツチングし、第２の居間
絶縁膜にコンタクトホール１９ａ、１９ｂを形成する。
４、ソース・ドレイン接続用の第１の金属配線１６ａお
よびパッド接続用の第１の金属配線１６ｂを含む半導体
基板６の全面に第２の層間絶縁膜１７を形成し、その上
に第１のレジスト１８を塗布する。次に、半導体基板６
のスクライブライン部３上に位置する部分およびソース
・ドレイン接続用の第１の金属配線１６ａおよびパッド
接続用の第１の金属配線１６ｂのコンタクト部の上に位
置する部分に開口部ができるように、第１のレジスト１
８を写真製版技術によりバターニングする。その後、こ
のバターニングされた第１のレジスト１８をマスクにし
て、第２の層間絶縁膜１７をエツチングし、第２の居間
絶縁膜にコンタクトホール１９ａ、１９ｂを形成する。
このときに、スクライブライン部３には、第２の層間絶
縁膜１７の段差部２３が形成される。この後、第１のレ
ジスト１８を除去する。
縁膜１７の段差部２３が形成される。この後、第１のレ
ジスト１８を除去する。
次に、第１Ｅ図を参照して、コンタクトホール１９ａ、
１９ｂを含む半導体基板６の全面に第２の金属配線膜２
０を形成し、その上全面に第２のレジスト２１を塗布す
る。その後、この第２のレジスト２１を次のように写真
製版技術によりバターニングする。すなわち、第２のレ
ジスト２１が、コンタトホール１９ａ、１９ｂの上の所
定の位置に残されるように、かつスクライブライン部３
においては、第２の層間絶縁膜の段差部２３に沿って、
この段差部を覆って残されるように、かつ、バターニン
グによって残されるであろうスクライブライン部３にお
ける第２のレジスト２１が第１の金属配線膜の残渣１４
と互いに交差もしくは上下に重ならないように、第２の
レジスト２１はバターニングされる。
１９ｂを含む半導体基板６の全面に第２の金属配線膜２
０を形成し、その上全面に第２のレジスト２１を塗布す
る。その後、この第２のレジスト２１を次のように写真
製版技術によりバターニングする。すなわち、第２のレ
ジスト２１が、コンタトホール１９ａ、１９ｂの上の所
定の位置に残されるように、かつスクライブライン部３
においては、第２の層間絶縁膜の段差部２３に沿って、
この段差部を覆って残されるように、かつ、バターニン
グによって残されるであろうスクライブライン部３にお
ける第２のレジスト２１が第１の金属配線膜の残渣１４
と互いに交差もしくは上下に重ならないように、第２の
レジスト２１はバターニングされる。
次に、第１Ｆ図を参照して、このようにバターニングさ
れた第２のレジスト２１をマスクにして、第２の金属配
線８２０をバターニングし、第２のレジスト２１を除去
すると、ソース・ドレイン接続用の第１の金属配線１６
ａと電気的接続をとるソース・ドレイン接続用の第２の
金属配線２２ａと、パッド接続用の第１の金属配線１６
ｂと電気的接続をとるバット接続用の第２の金属配線２
２ｂが形成される。一方、スクライブライン部３におい
ては、第２の金属配線膜の残渣２４は、第２の層間絶縁
膜の段差部２３に沿って、この段差部２３を覆うように
、かつ第１の金属配線膜の残渣１４と上下に重ならない
ように、残される。
れた第２のレジスト２１をマスクにして、第２の金属配
線８２０をバターニングし、第２のレジスト２１を除去
すると、ソース・ドレイン接続用の第１の金属配線１６
ａと電気的接続をとるソース・ドレイン接続用の第２の
金属配線２２ａと、パッド接続用の第１の金属配線１６
ｂと電気的接続をとるバット接続用の第２の金属配線２
２ｂが形成される。一方、スクライブライン部３におい
ては、第２の金属配線膜の残渣２４は、第２の層間絶縁
膜の段差部２３に沿って、この段差部２３を覆うように
、かつ第１の金属配線膜の残渣１４と上下に重ならない
ように、残される。
このように、第２の金属配線膜の残渣２４を第２の層間
絶縁膜の段差部２３に沿って太く長く残すことにより、
半導体基板６と第２の金属配線膜の残渣２４との密着性
は強くなり、この第２の金属配線膜の残渣２４が第２の
層間絶縁膜の段差部２３から剥がれるということはなく
なる。また、第２の金属配線膜の残渣２４は第１の金属
配線膜の残渣１４と上下に重ならないように残されてい
るので、スクライブライン部３の端部において段差は極
めてなだらかな形状となっている。
絶縁膜の段差部２３に沿って太く長く残すことにより、
半導体基板６と第２の金属配線膜の残渣２４との密着性
は強くなり、この第２の金属配線膜の残渣２４が第２の
層間絶縁膜の段差部２３から剥がれるということはなく
なる。また、第２の金属配線膜の残渣２４は第１の金属
配線膜の残渣１４と上下に重ならないように残されてい
るので、スクライブライン部３の端部において段差は極
めてなだらかな形状となっている。
次に、第１Ｇ図を参照して、第２の金属配線膜の残渣２
４、ソース・ドレイン接続用の第２の金属配線２２ａお
よびパッド接続用の第２の金属配線２２ｂを含む半導体
基板６の全面に第３の層間絶縁膜２５を形成し、その上
に第３のレジスト２６を形成する。次に、半導体基板６
のスクライブライン部３上に位置する部分およびソース
・ドレイン接続用の第２の金属配線２２ａおよびパッド
接続用の第２の金属配線２２ｂのコンタクト部の上に位
置する部分に開口部ができるように、第３のレジスト２
６を写真製版技術によりパターニングする。その後、こ
のパターニングされた第３のレジスト２６をマスクにし
て、第３の層間絶縁膜２５をエツチングし、第３の層間
絶縁膜２５にコンタクトホール２７ａ、２７ｂを形成す
る。このきに、スクライブライン部３には、第３の層間
絶縁膜２５の段差部２８が形成される。その後、第３の
レジスト２６を除去する。
４、ソース・ドレイン接続用の第２の金属配線２２ａお
よびパッド接続用の第２の金属配線２２ｂを含む半導体
基板６の全面に第３の層間絶縁膜２５を形成し、その上
に第３のレジスト２６を形成する。次に、半導体基板６
のスクライブライン部３上に位置する部分およびソース
・ドレイン接続用の第２の金属配線２２ａおよびパッド
接続用の第２の金属配線２２ｂのコンタクト部の上に位
置する部分に開口部ができるように、第３のレジスト２
６を写真製版技術によりパターニングする。その後、こ
のパターニングされた第３のレジスト２６をマスクにし
て、第３の層間絶縁膜２５をエツチングし、第３の層間
絶縁膜２５にコンタクトホール２７ａ、２７ｂを形成す
る。このきに、スクライブライン部３には、第３の層間
絶縁膜２５の段差部２８が形成される。その後、第３の
レジスト２６を除去する。
次に、第１Ｈ図を参照して、第３の層間絶縁膜の段差部
２８およびコンタクトホール２７ａ、２７ｂを含む半導
体基板６の全面に第３の金属配線膜２９を形成し、その
上全面に第４のレジスト３０を塗布する。その後、この
第４のレジスト３０を次のように写真製版技術によりパ
ターニングする。すなわち、第４のレジスト３０が、コ
ンタクトホール１９ａ、１９ｂの上の所定の位置に残さ
れるように、かつスクライブライン部３においては、第
３の層間絶縁膜の段差部２８に沿って、この段差部を覆
って残されるように、かつパターニングによって残され
るであろうスクライブライン部３における第４のレジス
ト３０が第１の金属配線膜の残渣１４および第２の金属
配線膜の残渣２４と互いに交差もしくは上下に重ならな
いように、第４のレジスト３０はパターニングされる。
２８およびコンタクトホール２７ａ、２７ｂを含む半導
体基板６の全面に第３の金属配線膜２９を形成し、その
上全面に第４のレジスト３０を塗布する。その後、この
第４のレジスト３０を次のように写真製版技術によりパ
ターニングする。すなわち、第４のレジスト３０が、コ
ンタクトホール１９ａ、１９ｂの上の所定の位置に残さ
れるように、かつスクライブライン部３においては、第
３の層間絶縁膜の段差部２８に沿って、この段差部を覆
って残されるように、かつパターニングによって残され
るであろうスクライブライン部３における第４のレジス
ト３０が第１の金属配線膜の残渣１４および第２の金属
配線膜の残渣２４と互いに交差もしくは上下に重ならな
いように、第４のレジスト３０はパターニングされる。
さて、第１Ｈ図においては、第１の金属配線膜の残渣１
４と第２の金属配線膜の残渣２４は上下に重なっていな
いので、スクライブライン部３における段差は最低限に
低減されている。したがって、スクライブライン部３と
パッド部５の間に位置する部分に、第２Ｈ図において見
られたような四部は形成されない。それゆえに、スクラ
イブライン部３とパッド部らの間に位置する部分におい
て、第４のレジストの膜厚（ｔ、）が厚くならないので
、この部分において第４のレジスト３０の解像は良好と
なり、この部分におけるエッング精度は高まる。
４と第２の金属配線膜の残渣２４は上下に重なっていな
いので、スクライブライン部３における段差は最低限に
低減されている。したがって、スクライブライン部３と
パッド部５の間に位置する部分に、第２Ｈ図において見
られたような四部は形成されない。それゆえに、スクラ
イブライン部３とパッド部らの間に位置する部分におい
て、第４のレジストの膜厚（ｔ、）が厚くならないので
、この部分において第４のレジスト３０の解像は良好と
なり、この部分におけるエッング精度は高まる。
次に、第１Ｈ図および第１１図を参照して、このように
パターニングされた第４のレジスト３０をマスクにして
、第３の金属配線膜２９をパターニングし、第４のレジ
スト３０を除去すると、ソース−ドレイン接続用の第２
の金属配線２２ａと電気的接続をとるソース・ドレイン
接続用の第３の金属配線３１ａと、パッド接続用の第２
の金属配線２２ｂと電気的接続をとるパッド接続用の第
３の金属配線３１ｂが形成される。一方、スクライブラ
イン部３においては、第３の金属配線膜の残渣３２が第
３の層間絶縁膜の段差部２８に沿って、この段差部２８
を覆うように、かつ第３の金属配線膜の残渣３２が第２
の金属配線膜の残渣２４と上下に重ならないように残さ
れる。このように、第３の金属配線膜の残渣３２を第３
の層間絶縁膜の段差部２８に沿って太く長く残すことに
より、半導体基板６と第３の金属配線膜の残渣３２との
密希性は強くなり、この第３の金属配線膜の残渣３２が
第３の層間絶縁膜の段差部２８から剥がれるということ
はなくなる。また、第３の金属配線膜の残渣３２が第２
の金属配線膜の残渣２４と上下に重ならないように構成
されているので、スクライブライン部３の端部において
段差は極めてなだらかな形状となっている。
パターニングされた第４のレジスト３０をマスクにして
、第３の金属配線膜２９をパターニングし、第４のレジ
スト３０を除去すると、ソース−ドレイン接続用の第２
の金属配線２２ａと電気的接続をとるソース・ドレイン
接続用の第３の金属配線３１ａと、パッド接続用の第２
の金属配線２２ｂと電気的接続をとるパッド接続用の第
３の金属配線３１ｂが形成される。一方、スクライブラ
イン部３においては、第３の金属配線膜の残渣３２が第
３の層間絶縁膜の段差部２８に沿って、この段差部２８
を覆うように、かつ第３の金属配線膜の残渣３２が第２
の金属配線膜の残渣２４と上下に重ならないように残さ
れる。このように、第３の金属配線膜の残渣３２を第３
の層間絶縁膜の段差部２８に沿って太く長く残すことに
より、半導体基板６と第３の金属配線膜の残渣３２との
密希性は強くなり、この第３の金属配線膜の残渣３２が
第３の層間絶縁膜の段差部２８から剥がれるということ
はなくなる。また、第３の金属配線膜の残渣３２が第２
の金属配線膜の残渣２４と上下に重ならないように構成
されているので、スクライブライン部３の端部において
段差は極めてなだらかな形状となっている。
次に、第１Ｊ図を参照して、半導体基板６の全面にパッ
シベーション膜３３を形成し、このパッシベーション膜
３３を、半導体基板６のスクライブライン部３およびパ
ッド接続用の第３の金属配線３１のコンタクト部を露出
させるようにエツチングする。こうしで、最終的に第５
図および第６図に示したような、ウェハ１が得られる。
シベーション膜３３を形成し、このパッシベーション膜
３３を、半導体基板６のスクライブライン部３およびパ
ッド接続用の第３の金属配線３１のコンタクト部を露出
させるようにエツチングする。こうしで、最終的に第５
図および第６図に示したような、ウェハ１が得られる。
スクライブライン部３をスクライバで切断すると、それ
ぞれのチップ２が単離される。
ぞれのチップ２が単離される。
なお、−Ｅ記実施例では３層配線構造の半導体集積回路
装置の製造方法に本発明を適用した場合を例示したが、
この発明はこれに限られるものでなく、１層配線構造、
２層配線構造あるいは４層以上の配線構造の半導体集積
回路装置に本発明を適用しても、実施例と同様の効果を
実現する。
装置の製造方法に本発明を適用した場合を例示したが、
この発明はこれに限られるものでなく、１層配線構造、
２層配線構造あるいは４層以上の配線構造の半導体集積
回路装置に本発明を適用しても、実施例と同様の効果を
実現する。
また、上記第２の実施例では、第２の金属配線膜の残渣
が第１の金属配線膜の残渣と上下に重ならないように第
２の金属配線膜の残渣を残す場合を例示したが、第２の
金属配線膜の残渣を第１の金属配線膜の残渣と互いに交
差しないように第２の金属配線膜の残渣を残す場合であ
っても、実施例と同様の効果を実現する。
が第１の金属配線膜の残渣と上下に重ならないように第
２の金属配線膜の残渣を残す場合を例示したが、第２の
金属配線膜の残渣を第１の金属配線膜の残渣と互いに交
差しないように第２の金属配線膜の残渣を残す場合であ
っても、実施例と同様の効果を実現する。
［発明の効果］
以上説明したとおり、この発明によると、スクライブラ
イン部において、第１の金属配線膜の残渣が、第１の層
間絶縁膜の段差部に沿って、この段差部を覆うように残
され得る、ように第１の金属配線膜のエツチングを行な
うので、金属配線膜の残渣と半導体基板との密着性が大
となり、この第１の金属配線膜の残渣が第１の層間絶縁
膜の段差部から離れ、ウェハ而あるいは製造設備を汚染
するという事態は避けられる。その結果、半導体集積回
路装置の製造時にパターン欠陥を引き起こすという従来
の問題点は回避される。
イン部において、第１の金属配線膜の残渣が、第１の層
間絶縁膜の段差部に沿って、この段差部を覆うように残
され得る、ように第１の金属配線膜のエツチングを行な
うので、金属配線膜の残渣と半導体基板との密着性が大
となり、この第１の金属配線膜の残渣が第１の層間絶縁
膜の段差部から離れ、ウェハ而あるいは製造設備を汚染
するという事態は避けられる。その結果、半導体集積回
路装置の製造時にパターン欠陥を引き起こすという従来
の問題点は回避される。
また、第２の金属配線膜の残渣を、第１の金属配線膜の
残渣と互いに交差もしくは上下に重ならないように形成
すると、スクライブライン部の端部において段差が極め
てなだらかな形状となる。
残渣と互いに交差もしくは上下に重ならないように形成
すると、スクライブライン部の端部において段差が極め
てなだらかな形状となる。
したがって、次にその上にレジストを塗布する場合、レ
ジストはほぼ均一の厚さで塗布されるので、レジストの
解像は良好となり、ひいてはエツチングの精度は向上す
る。
ジストはほぼ均一の厚さで塗布されるので、レジストの
解像は良好となり、ひいてはエツチングの精度は向上す
る。
第１Ａ図ないし第１Ｊ図はこの発明の一実施例に係る半
導体集積回路装置の製造工程の断面図である。 第２Ａ図ないし第２Ｊ図はこの発明の他の実施例に係る
半導体集積回路装置の製造工程の断面図である。 第３図は複数の半導体集積回路装置が形成されたウェハ
の平面図である。 第４図は第３図のＡ部分における拡大図である。 第５Ａ図ないし第５１図は、従来の半導体集積回路装置
の製造工程の断面図である。 図において、３はスクライブライン部、６は半導体基板
、１０は第１の層間絶縁膜、１２は段差部、１３は第１
の金属配線膜、１４は第１の金属配線膜の残渣である。 なお、各図中、同一符号は同一または相当部分を示す。
導体集積回路装置の製造工程の断面図である。 第２Ａ図ないし第２Ｊ図はこの発明の他の実施例に係る
半導体集積回路装置の製造工程の断面図である。 第３図は複数の半導体集積回路装置が形成されたウェハ
の平面図である。 第４図は第３図のＡ部分における拡大図である。 第５Ａ図ないし第５１図は、従来の半導体集積回路装置
の製造工程の断面図である。 図において、３はスクライブライン部、６は半導体基板
、１０は第１の層間絶縁膜、１２は段差部、１３は第１
の金属配線膜、１４は第１の金属配線膜の残渣である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）スクライブライン部が定められた半導体基板を準
備する工程と、 前記半導体基板の上に第１の層間絶縁膜を形成する工程
と、 前記半導体基板のスクライブライン部を露出させるよう
に、前記スクライブライン部の前記第１の層間絶縁膜を
エッチングする工程と、 前記第１の層間絶縁膜のエッチングによって、前記スク
ライブライン部には前記第１の層間絶縁膜の段差部が形
成され、 前記第１の層間絶縁膜のエッチング工程の後、前記第１
の層間絶縁膜の段差部を含む前記半導体基板の全面に第
１の金属配線膜を形成する工程と、前記第１の金属配線
膜をエッチングする工程と、を備え、 前記第１の金属配線膜のエッチングは、前記スクライブ
ライン部において、前記第１の金属配線膜の残渣が、前
記第１の層間絶縁膜の段差部に沿って、この段差部を覆
うように残され得るように行なわれる、半導体集積回路
装置の製造方法。 - （２）前記第１の金属配線膜のエッチング工程の後、前
記第１の金属配線膜の残渣を含む前記半導体基板の全面
に第２の層間絶縁膜を形成する工程と、 前記半導体基板のスクライブライン部を露出させるよう
に、前記スクライブライン部の前記第２の層間絶縁膜を
エッチングする工程と、 前記第２の層間絶縁膜のエッチングによって、前記スク
ライブライン部には前記第２の層間絶縁膜の段差部が形
成され、 前記第２の層間絶縁膜のエッチング工程の後、前記第２
の層間絶縁膜の段差部を含む前記半導体基板の全面に第
２の金属配線膜を形成する工程と、前記第２の金属配線
膜をエッチングする工程と、を備え、 前記第２の金属配線膜のエッチングは、前記スクライブ
ライン部において、前記第２の金属配線膜の残渣が前記
第１の金属配線膜の残渣と互いに交差もしくは上下に重
ならないように、前記第２の層間絶縁膜の段差部に沿っ
て、この段差部を覆うように残される、ように行なわれ
る、 請求項１記載の半導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31266688A JPH0821559B2 (ja) | 1988-02-12 | 1988-12-09 | 半導体集積回路装置の製造方法 |
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