KR930004116B1 - 반도체 집적회로 장치의 제조방법 - Google Patents

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미쓰비시뎅끼가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 집적회로 장치의 제조방법
제1a도 내지 제1j도는 본 발명의 1실시예에 관한 그의 제조 스텝을 표시하는 반도체 집적회로 장치의 단면도.
제2a도 내지 제2j도는 본 발명의 다른 실시예에 관한 그의 제조 스텝을 표시하는 반도체 집적회로 장치의 단면도.
제3도는 복수의 반도체 집적회로 장치가 형성되는 웨이퍼의 평면도.
제4도는 제3도의 A부분에서의 확대도.
제5a도 내지 제5j도는 제조 스텝을 표시하는 종래의 반도체 집적회로 장치의 단면도.
본 발명은 반도체 집적회로 장치를 제조하는 방법에 관한 것으로, 더 구체적으로는 스크라이브 라인(scribe line)부에 있어 금속배선의 잔재(residue)가 층간 절연막의 스텝부(step portion)에 남고, 이 잔재가 제조공정동안 떨어져 나가 스크라이브라인 부분에서 웨이퍼 표면과 제조설비를 오염하는 사태를 방지하기 위해 개선된 반도체 집적회로 장치를 제조하는 방법에 관한 것이다.
반도체 집적회로 장치의 제조공정은, 스크라이브 라인을 따라 웨이퍼상에 형성된 칩을 잘라내는 (cutting)공정을 포함한다.
제3도는 반도체 집적회로의 복수의 칩이 형성되는 웨이퍼의 평면도이다.
제3도를 참조하여, 반도체 집적회로 장치의 복수의 칩(2)은 웨이퍼(1)상에 형성된다.
복수의 칩(2)은 스크라이브 라인(3)에 의해 각각 분리된다.
제4도는 제3도에서의 A부분의 확대도이다.
제4도를 참조하여, 칩(2)은 소자 형성부(4)와 외부 전극의 접속부(이후 '패드부'라함)(5)를 포함한다. 소자, 절연막, 금속배선 등을 스크라이브 라인(3) 부분에는 형성되지 않으므로 그 부분에는 반도체 기판의 표면이 그대로 노출된다.
칩(2)들은 이 스크라이브 라인(3)을 따라 스크라이버(scriber)에 의해 각가 분리된다.
반도체 집적회로 장치의 종래의 제조공정을 스크라이브 라인부에 초점을 맞추어 설명한다.
제5a도~제5j도는 종래의 제조공정을 표시하는 반도체 집적회로 장치의 부분 단면도이다.
이러한 도면에서, 스크라이브 라인부(3), 패드부(5) 그리고 소자형성부(4)만이 설명된다.
제5a도를 참조하여, 소자를 분리하는 산화막(7)이 스크라이브 라인부(3)가 형성되는 반도체 기판(6)의 주표면 상에 형성된다.
소자(15), 예를들면 게이트 전극(8)을 포함하는 MOSFET는 산화막(7) 사이의 활성영역상에 형성된다. 이리하여 외부전극(이하, '패드'라함)(9)은 소자를 분리하는 산화막(7)상에 형성된다.
따라서,제1층간 절연막(10)은 게이트 전극(8)과 패드(9)를 포함하는 반도체 기판(6)의 전표면 상에 형성된다.
제5b도를 참조하여, 예를들면 MOSFET의 소스와 드레인을 노출하기 위해 콘택트홀(11)은 사진제판 기술에 에칭에 의해 제1층간 절연막(10)에 설정된다.
이때에 스크라이브 라인부에서 제1층간 절연막(10)은 반도체 기판(6)의 스크라이브 라인부(3)를 노출하기 위해 에칭 제거된다.
제1층간 절연막의 스텝부(12)는 스크라이브 라인부(3)에서 제1층간 절연막(10)을 에칭제거에 의해 스크라이브부(3)에서 형성된다.
그후, 제1금속배선막(13)은 제1층간 절연막과 콘택트홀(11)의 스텝부(12)를 포함하는 반도체 기판(6)의 전표면상에 형성된다.
제5b도와 제5c도를 참조하여, 제1금속배선막(13)은 소스와 드레인에 전기적으로 접속된 제1금속배선(16a)의 패턴을 형성하는 소정의 형상이 되게 패턴되고, 제1금속배선(16b)도 전기적으로 패드(9)에 접속된다.
이때에, 제1금속배선막의 잔재는 제1층간 절연막의 스텝부(12)상에 남는다.
그후, 제2층간 절연막(17)이 제1금속배선막과 제1금속배선(16)의 잔재를 포함하는 반도체 기판(6)의 전표면상에 형성된다.
제5d도를 참조하여, 제2층간 절연막(17)은 제1금속배선층과 제1금속배선(16)의 잔재(14)를 포함하는 반도체 기판의 전표면 상에 형성되고 제1레지스트(18)가 거기에 도포된다.
그후, 제1레지스트(18)는 제1금속배선(16a, 16b)(콘택트홀 19a와 19b가 형성되는 부분)의 콘택트 부분을 넘는 부분과 반도체 기판(6)의 스크라이브 라인부를 넘는 부분에서 제1레지스트(18) 개구부 상에 형성되도록 사진제판 기술에 의해 패턴된다.
그후, 제2층간 절연막(17)은 마스크로서 이 패턴된 제1레지스트(18)를 사용하여, 제2층간 절연막(17)에서 콘택트홀(19a, 19b)을 형성하기 위해 에칭된다.
이때, 제2층간 절연막(17)의 스텝부(23)는 스크라이브 라인부(3)에서 형성된다.
그후, 제1레지스트(18)는 제거된다.
제5e도를 참조하여, 제2금속배선막(20)은 콘택트홀(19a, 19b)을 포함하는 반도체 기판(6)의 전표면상에 형성된다.
그후, 제2레지스트(212)는 콘택트홀(19a, 19b)의 상부부분을 가지는 소정의 형상이 남게 되도록 제2레지스트(21)를 패턴하기 위해 전표면에 도포된다.
제5e도와 제5f도를 참조하여, 제3층간 절연막(25)의 제2금속배선막과 제2금속배선(22a, 22b)의 잔재(24)를 포함하는 반도체 기판(6)의 전표면 상에 형성되고, 그후 제3레지스트(26)가 거기게 도포된다.
그후, 제3레지스트(26)는 제2금속배선(22a, 22b)(콘택트홀 27a와 27b가 형성되는 부분)상의 부분과 반도체 기판(6)의 스크라이브 라인부(3)의 부분에 개구부를 형성하기 위해 사진제판 기술에 의해 패턴된다.
그후, 제3층간 절연막(25)은 제3층간 절연막(25)에서 콘택트홀(27a, 27b)을 형성하기 위해 마스크로서 이 패턴된 제3레지스트(26)를 사용하여 에칭된다. 이때에, 제3층간 절연막(25)의 스텝부(28)는 스크라이브 라인부(3)에 형성된다.
그후, 제3레지스트(26)는 제거된다.
제5h도를 참조하여, 제3금속배선막(29)은 스텝부(28), 콘택트홀(27a, 27b)을 포함하는 반도체 기판(6)의 전 표면상에 형성된다.
그후, 제4레지스트(30)는 전표면에 적용되고 콘택트홀(27a, 27b)의 상부를 포함하는 소정의 형상의 패턴이 남도록 패턴된다.
제5h도와 제5i도를 참조하며, 제3금속배선막(29)은 마스크로서 패턴된 제4레지스트(30)를 사용하여 패턴되고, 그후 제4레지스트(30)은 제2금속배선(22a)에 전기적으로 접속된 제3금속배선(31a)과 제2금속 배선(22b)에 전기적으로 접속된 제3금속배선(31b)을 형성하기 위해 제거된다.
제3금속배선막(29)이 패턴될때, 제3금속배선막의 잔재(32)는 제3층간 절연막(25)의 스텝부(28)에 남게 된다.
제5j도를 참조하여, 패시베이션(possivation)막(33)은 반도체 기판(6)의 전표면상에 형성되고 그리고 제3금속배선(31b)의 패드부와 반도체 기판(6)의 스크라이브 라인부(3)가 노출되도록 에칭되고, 최종적으로 제3도와 제4도에 표시된 웨이퍼가 형성될 수가 있다.
칩(2)들은 스크라이브를 사용하여 스크라이브 라인부(3)를 절단함으로써 각각 분리된다.
종래의 반도체 집적회로 장치의 제조방법은 이상과 같이 구성된다.
제5b도, 제5e도, 그리고 제5h도를 참조하여, 제1금속배선막(13), 제2금속배선막(20) 그리고 제3금속배선막(29)은 통상 스퍼터링(sputtering)등에 의해 형성된다.
그러나, 소자가 미세화되기 때문에 금속배선막(13, 20, 29)의 스텝 피복성(step coverage)의 향상이 요구된다.
따라서, 금속배선막 형성의 수단으로서, 바이어스 스퍼터링(bias sputtering)에의한 스퍼터링시에 반도체 기판(6)을 사전가열하는 방법 그리고 CVD에 의한 방법이 제안되고 스텝 피복성이 개선되었다.
한편, 금속배선막(13, 20, 29)을 에칭함에 있어서 가공 제어성이 뛰어난 반응성 이온 에칭과 같은 이방성 에칭이 많이 사용된다.
이 반응성 이온 에칭은 소자의 미세화의 요망에 따라 개발된 기술이고 본 반도체 집적회로 장치의 제조에 있어서 필요 불가결한 수단이다.
그러나, 좋은 스텝 피복성을 갖는 금속배선막(13, 20, 29)이 스크라이브 라인부(3)에서 반도체 기판(6)의 표면을 노출하기 위해 가공 제어성에서 뛰어난 반응성 이온 에칭과 같은 이방성 에칭에 의해 처리될때 다음과 같은 문제가 발생한다.
즉, 층간 절연막(10)의 스텝부에서 금속배선막(13)의 막두께가 더 낮은 층간 절연막(10)의 막두께에 의한 스크라이브 라인부(3)의 평탄부보다 더 두껍다.
이 때문에 제5c도를 참조하여, 이방성 에칭수단이 금속배선막(13)을 선택적으로 에칭 제어하기 위해 사용될때, 금속배선막의 바람직하지 않은 잔재(14)가 층간 절연막(10)의 스텝부(12)에 남게 된다.
하층의 층간 절연막의 스텝부가 더 높고 급경사질수록, 그리고 금속배선막의 스텝 피복성이 더 좋을수록 그리고 더욱 이방성 에칭의 이방성이 강할수록, 에칭시에 금속배선막의 잔재는 더욱더 현저하게 남는다.
이러한 불량은 하층의 층간 절연막의 스텝부를 제어하기 위해 하층의 층간 절연막을 박막화화 및 평탄화 함으로써 줄일 수가 있다.
그러나, 비록 하층의 층간 절연막이 박막화화 및 평탄화 되었더라도, 이방성 에칭수단을 채용하는한 스크라이브 라인부(3)에 있어서 층간 절연막의 스텝부에 이와 같은 금속배선막이 남는 것을 완전히 방지할 수가 없었다.
이 금속배선막의 잔재(14, 24, 32)는, 제5j도에 표시한 것과 같이, 각각 층간 절연막(10, 20, 25)의 스텝부에 따라 가늘고 길게 남겨지기 때문에, 반도체 기판(6)의 밀착성이 비교적 약하고, 이 금속배선막의 잔재가 제조공정중에, 스텝부에서 떨어져 웨이퍼나 제조설비를 오염시키고, 반도체 집적회로 장치에 패턴 결함을 일으키는 등 불편을 초래했다.
금속배선막의 잔재를 제거하는 수단으로서는, 이방성 에칭을 통상시간 이상에 거쳐 실행하고, 금속배선막의 잔재를 완전하게 제거하는 방법, 또는 이방성 에칭에 등방성 에칭을 추가하여, 금속배선막의 잔재를 제거하는 방법등이 제안되었다.
그러나, 전자의 방법의 경우에는 상당히 긴 에칭 시간을 추가하게 하는 필요가 있어, 하층의 층간 절연막은 큰 손상(damage)을 입게 된다.
또, 에칭시의 마스크에 사용하는 레지스트를 두껍게 할 필요성이 있고, 더욱 공정진척도(throughput)의 저하 등의 다른 문제를 발생시킨다.
후지의 방법의 경우에는, 소자가 미세화일때 가공정도와 가공제어성의 저하 그리고 금속배선막의 폭이 감소하는 등의 많은 결점이 있다.
본 발명의 목적은 금속배선막의 잔재가 층간 절연막의 스텝부에서 쉽게 떨어져 나가지 않는 반도체 집적 회로 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 웨이퍼 표면 또는 제조설비가 오염되지 않은 반도체 집적회로 장치의 제조방법을 제공하는 것이다.
본 발명에 따른, 반도체 집적회로 장치의 제조방법은 스크라이브 라인부가 형성되는 반도체 기판을 제조하는 공정과, 상기 반도체 기판상에 제1층간 절연막을 형성하는 공정과, 상기 반도체 기판의 스크라이브 라인부가 노출되도록 스크라이브 라인부상의 제1층간 절연막을 에칭 제거하는 공정과, 제1층간 절연막을 에칭하는 것에 의해 스크라이브 라인부에 제1층간 절연막의 스텝부를 형성하는 공정과, 제1층간 절연막을 에칭한 후 상기 제1층간 절연막의 스텝부를 포함하는 반도체 기판의 전 표면상에 제1금속배선막을 형성하는 공정 및, 상기 제1금속배선막을 에칭하는 공정을 포함하되, 상기 제1금속배선막의 에칭 공정은 스크라이브 라인부에서 상기 제1층간 절연막의 스텝부를 따라 스텝부를 카버하기 위해 금속배선막의 잔재가 남도록 실행된다.
바람직한 실시예에 있어서, 상기 제1의 금속배선막의 에칭공정 후, 상기 제1의 금속배선막의 잔재를 포함하는 상기 반도체 기판의 전표면에 제2의 층간 절연막을 형성하는 공정과, 상기 반도체 기판의 스크라이브 라인부를 노출되게, 상기 스크라이브 라인부의 상기 제2의 층간 절연막을 에칭하는 공정과, 상기 제2의 층간 절연막의 에칭에 의해, 상기 스크라이브 라인부에는 상기 제2의 층간 절연막의 스텝부가 형성되어, 상기 제2의 층간 절연막의 에칭공정 후, 상기 제2의 층간 절연막의 스텝부를 포함하는 상기 반도체 기판의 전표면에 제2의 금속배선막을 형성하는 공정과, 상기 제2금속배선막을 에칭하는 공정을 포함하고, 상기 제2금속배선막의 에칭은, 상기 스크라이브 라인부에 있어서, 상기 제2의 금속배선막의 잔재가 상기 제1금속배선막의 잔재와 서로 교차 또는 상하로 겹치지 않도록 상기 제2의 층간 절연막의 스텝부에 따라, 이 스텝부를 카버하도록 남겨지게 수행된다.
본 발명에 의하면, 제1금속배선막의 에칭공정이 제1금속배선막의 잔재가 스크라이브 라인부에서 이 스텝부를 따라 제1층간 절연막의 스텝부를 카버하기 위해 남도록 실행되기 때문에, 금속배선막의 잔재와 반도체 기판사이의 밀착성이 강하게 된다. 따라서, 이 잔재가 스텝부에서 떨어져 웨이퍼 표면 또는 제조설비를 오염하는 것을 방지할 수가 있다.
상기와 같이, 제2의 금속배선막의 잔재를 상기 제1의 금속배선막의 잔재와 서로교차 또는 상·하로 겹치지 않게 남기도록 하면, 스크라이브 라인부에서 스텝의 높이는 가능한한 축소될 수가 있다.
본 발명의 상기 목적·특성·양상 그리고 장점은 첨부 도면을 참조하여 다음에 설명하는 본 발명의 상세한 설명에서 더욱 명백하게 된다.
[실시예]
도면을 참조하여, 본 발명의 1실시예를 설명한다.
제2a도에서 제2j도까지는 본 발명에 관한 제조공정을 표시하는 반도체 집적회로 장치의 단면도이다.
이러한 도면에 있어서, 오로지 소자형성부(4), 패드부(5) 그리고 스크라이브 라인부(3)만이 표시된다.
제2a도를 참조하여, 스크라이브 라인부(3)이 형성되는 반도체 기판(6)(예를들면 실리콘 기판)이 준비된다.
소자를 분리하는 산화막(7)이 예를들면 산화막(7) 사이의 활성영역에 MOSFET 소자를 형성하기 위해 반도체 기판(6)의 주표면에 형성된다. MOSFET는 게이트 전극(8)을 포함한다.
다음은, 패드(9)가 산화막(7)상에 형성된다.
그후, 제1층간 절연막(10)이 게이트 전극(8)과 패드(9)를 포함하는 반도체 기판(6)의 전표면 상에 형성된다.
제2b도를 참조하여, 콘택트홀(11)은 MOSFET의 소스와 드레인 영역의 콘택트부를 노출하기 위해 사진 제판 기술과 에칭에 의해 제1층간 절연막(10)에 형성된다.
동시에, 스크라이브 라인부(3)에서의 제1층간 절연막(10)은 반도체 기판(6)의 스크라이브 라인부를 노출하기 위해 에칭제거 된다.
제1층간 절연막(10)의 스텝부(12)는 이 스크라이브 라인부(3)에서 제1층간 절연막(10)을 에칭하는 것에 의해 스크라이브 라인부(3)상에 형성된다.
그리고나서, 제1금속배선막(13)은 제1층간 절연막의 스텝부(12)와 콘택트홀(11)을 포함하는 반도체 기판(6)의 전표면 상에 형성된다.
제2c도를 참조하여, 제1금속배선막(13) 사진제판 기술과 에칭, 예를들면 소스와 드레인 전극에 전기적으로 접속된 제1금속배선(16a)과 패드(9)에 전기적으로 접속된 제1금속배선(16b)을 형성하기 위해 반응성 이온 에칭과 같은 이방성 에칭에 의해 패턴된다.
동시에, 제1금속배선막(13)의 패터닝은 제1금속배선막(10)의 잔재(14)가 스크라이브 라인부(3)에서 이 스텝부(12)를 따라 제1층간 절연막(10)의 스텝부(12)를 카버하기 위해 남도록 실행된다.
반도체 기판(6)과 잔재(14)사이의 접착성은 스텝부(12)를 따라 두꺼고 길게 남게 되어 강하게 된다. 그러므로, 종래와 같이 그 잔재는 스텝부(12)를 떠나 그리고 웨이퍼 표면과 제조설비를 오염하는 것이 방지된다.
그리고나서, 제2층간 절연막(17)이 제1금속배선막의 잔재(14)와 금속배선(16a, 16b)를 포함하는 반도체 기판(6)의 전표면상에 형성된다.
제2d도를 참조하여, 제1레지스트(18)는 제2층간 절연막(17)에 도포된다.
그리고나서, 제1레지스트는 제1금속배선(16a, 16b)의 콘택트 부위의 부분과 반도체 기판(6)의 스크라이브 라인부(3)의 윗부분과 열린곳을 형성하게 사진제판 기술에 의해 패턴된다.
그후, 제2층간 절연막(17)은 마스크로서 패턴된 제1레지스트(18)를 사용하여 에칭된다.
이 에칭공정을 통하여, 콘택트홀(19a, 19b)이 제2층간 절연막(17)에 형성되고, 한편 제2층간 절연막(17)의 스텝부(23)는 스크라이브 라인부에 형성된다.
그후 제1레지스트(18)가 제거된다.
제2e도를 참조하여, 제2금속배선막(20)은 콘택트홀(19a, 19b)과 스텝부(23)를 포함하는 반도체 기판의 전표면 상에 형성된다.
그리고나서, 제2레지스트(21)는 반도체 기판(6)의 전표면에 적용된다.
그후, 제2레지스트(21)는 제1금속배선막의 잔재(14)를 포함하는 소정의 영역위의 부분과 콘택트홀(19a, 19b) 위의 부분과 그리고 제2층간 절연막의 스텝부분(23)이 남게 되도록 사진제판 기술에 의해 패턴된다.
제2e도와 제2f도를 참조하여, 제2금속배선막(20)은 이렇게 패턴된 제2레지스트(21)를 마스크로서 사용하여 패턴된다.
패드에 연결하기 위한 제1금속배선(16b)에 전기적으로 접속되는 제2금속배선(22b)과, 소스와 드레인에 접속하기 위한 제1금속배선(16a)에 전기적으로 접속되는 제2금속배선(22a)을 형성하기 위해 제2레지스트(21)는 제거된다.
한편, 제2금속배선막의 잔재(24)는 스크라이브 라인부(3)에서 스텝부(23)을 따라 제2층간 절연막의 스텝부(23)를 카버하도록 남겨진다.
제2금속배선막의 잔재(24)는 제1금속배선막의 잔재(24)와 겹치도록 폭넓게 남겨진다.
이와 같이 제2의 금속배선막의 잔재(24)를 제2의 층간 절연막의 스텝부(23)에 따라 폭넓고 길게 남기는 것에 의해 반도체 기판(6)과 제2의 금속배선막의 잔재(24)간의 밀착성은 강하게 되고, 이 제2금속배선막의 잔재(24)가 제2의 층간 절연막의 스텝부(23)에서 떨어져 나가는 일은 없어진다.
제2g도를 참조하여, 제2의 금속배선막의 잔재(24), 소스와 드레인 접속용의 제2금속배선(22a) 및, 패드 접속용 제2금속배선(22b)을 포함하는 반도체 기판(36)의 전표면에 제3의 층간 절연막(25)을 형성하고, 그위에 제3의 레지스트(26)를 형성한다.
다음은, 반도체 기판(6)의 스크라이브 라인부(3)상에 위치하는 부분, 소스와 드레인 접속용의 제2의 금속배선(22a)의 콘택트부의 위에 위치하는 부분(콘택트홀 27a가 형성될 예정의 부분상에 위치하는 부분) 및 패드 접속용의 제2금속배선(22b)의 콘택트부상에 위치하는 부분(콘택트홀 27b가 형성 예정의 부분상에 위치하는 부분)에 열린부가 될 수 있도록 제3의 레지스트(26)를 사진제판 기술에 의해 패턴한다.
그후, 이 패턴된 제3의 레지스트(26)를 마스크로 하여, 제3의 층간 절연막(25)을 에칭하고 제3의 층간 절연막(25)에 콘택트홀(27a, 27b)을 형성한다. 이때, 스크라이브 라인부(3)에는 제3의 층간 절연막(25)의 스텝부(28)가 형성된다.
그후, 제3의 레지스트(26)를 제거한다.
제2h도를 참조하여, 제3금속배선막(29)은 콘택트홀(27a, 27b)과 제3층간 절연막의 스텝부(28)를 포함하는 반도체 기판(6)의 전체 표면상에 형성된다.
그리고나서, 제4레지스트(30)이 전체 표면에 도포된후 제1금속배선막의 잔재(14), 제2금속배선막의 잔재(24) 그리고 제3층간 절연막의 스텝부(28)를 포함하는 소정의 영역상의 부분과 콘택트홀(27a, 27b)위의 부분이 남도록 사진제판 기술에 의해 패턴된다.
제2h도와 제2i도를 참조하여, 제3금속배선막(29)은 이렇게 패턴된 제4레지스트(30)를 마스크로서 사용하여 패턴되고, 제4레지스트(30)가 제거된다.
그후, 패드에 연결하기 위한 제2금속배선(22b)에 전기적으로 접속되는 제3금속배선(31b)과 소스와 드레인에 접속하기 위한 제2금속배선(22a)에 전기적으로 접속되는 제3금속배선(31a)이 형성된다.
한편, 제3금속배선막의 잔재(32)는 스크라이브 라인부(3)에서 이 스텝부(28)를 따라 층간 절연막의 스텝부(28)를 카버하게 남겨진다.
이리하여, 제3금속배선막의 잔재(32)는 제2금속배선막의 잔재(24)와 겹치도록 넓게 남게된다.
이러한 방법으로, 제3층간 절연막의 스텝(28)을 따라 두꺼고 길게 제3금속배선막의 잔재(32)를 남김으로써 금속배선막의 잔재(32)와 반도체 기판(6) 사이의 밀착성이 강하게 되어, 제3금속배선막의 잔재(32)는 제3층간 절연막의 스텝부(28)로부터 이탈되지 않게 된다,
제2j도를 참조하여 패시베이션막(passivation film)(33)은 반도체 기판(6)의 전표면상에 형성되고, 이 막은 반도체 기판(6)의 스크라이브(3)와 패드에 접속되는 제3금속배선(31b)의 콘택트부가 노출되도록 에칭된다.
이라하여 마침내 제3도와 제4도에 표시된 웨이퍼를 얻을 수가 있다.
제1a도에서 제1j도까지는 제2a도에서 제2j도까지에 표시된 제1실시예를 개량한 본 발명의 또 다른 실시예에 관한 제조공정을 표시하는 반도체 집적회로 장치의 단면도이다.
제1실시예에 있어서, 금속배선막의 잔재(14, 24, 32)가 층간 절연층(10, 12, 25)의 스텝부(10, 12, 23, 28)를 카버하도록 각각 스크라이브 라인부(3)에서의 스텝부를 따라 두껍고 길게 남겨두었기 때문에, 이러한 금속 배선막의 잔재를 층간 절연층의 스텝부로부터 이탈되는 것을 방지한다.
그러나, 제2h도를 참조하여 제1금속배선막의 잔재(14), 제2금속배선막의 잔재(24) 그리고 제3금속배선막의 잔재(29)가 서로 수직으로 겹쳐 있기 때문에, 스크라이브 라인부(3)의 단부에서 스텝이 높고 급경사이다.
그러므로, 스크라이브 라인부(3)와 패드부(5) 사이의 깊숙한부(40)가 형성된다.
결과로서, 사진제판 기술이 사용될때 깊숙한부(40)에서 제4레지스트(30)의 막두께(tR')는 두껍게 되어, 깊숙한부(40)에서 제4레지스트의 해상 불량(resolution failure)을 일으켜, 에칭공정이 정확하게 실행될 수 없다는 결과를 초래했다.
제1a도에서 제1j도에 표시한 제2실시예는 이점을 개량한 것이다.
비록 스크라이브 라인부(3), 패드부(5) 그리고 소자 형성부(4)는 제1a도에 표시되어 있으나, 제1b도에서 제1g도에서는 복잡을 피하기 위해 표시되지 않는다. 제1a도를 참조하여, 스크라이브 라인부(3)가 결정되는 반도체 기판(6)이 준비된다.
소자분리용 산화막(7)은 반도체 기판의 주요 표면상에 형성된다.
소자 예를들면, MOSFET는 산화막(7) 사이의 활성영역에 형성된다.
MOSFET는 게이트 전극(8)을 포함한다.
다음은 패드(9)는 산화막상에 형성된다.
그리고나서, 제1층간 절연막(10)은 게이트 전극(8)과 패드(9)를 포함하는 반도체 기판(6)의 전표면상에 형성된다.
제1b도를 참조하여, 콘택트홀(11)은 MOSFET의 소스와 드레인 영역의 콘택트부를 노출하기 위해 사진 제판과 에칭에 의해 제1층간 절연막(10)에 설정된다.
동시에, 스크라이브 라인부(3)에서의 제1층간 절연막(10)은 반도체 기판(6)의 스크라이브 라인부(3)을 노출하기 위해 에칭제거 된다.
이 스크라이브 라인부(3)에서의 제1층간 절연막(10)을 에칭제거함으로서, 제1층간 절연막의 스텝부(12)는 스크라이브 라인부(3)에 형성된다.
그리고나서, 제1금속배선막(13)은 제1층간 절연막의 스텝부(12)와 콘택트홀(11a)을 포함하는 반도체 기판(6)의 전표면상에 형성된다.
제1c도를 참조하여, 제1금속배선막(13)은 소스와 드레인 전극에 전기적으로 접속된 제1금속배선(16a)과 패드(9)에 전기적으로 접속된 제1금속배선(16a)을 형성하기 위해 사진제판 기술과 에칭에 의해 패턴된다.
한편, 제1금속배선막(13)의 패터닝 공정은 제1금속배선막의 잔재(14)가 스크라이브 라인부(3)에서 제1층간 절연막(10)의 이 스텝부를 따라 제1층간 절연막의 스텝부(12)를 카버하기 위해 남겨지도록 실행된다.
이 방법으로 제1층간 절연막의 스텝부(12)를 따라 두껍고 길게 제1금속배선막의 잔재(14)를 남김으로써 제1금속배선막의 잔재(14)와 반도체 기판(6) 사이의 밀착성이 강해진다.
그러므로, 금속배선막의 잔재는 층간 절연막의 스텝부를 이탈하고 제조설비 또는 전표면을 오염하는 것이 방지된다.
제1d도를 참조하여, 제2층간 절연막(17)은 제1금속배선막의 잔재(14), 소스와 드레인에 접속하는 제1금속배선(16a) 그리고 패드에 접속하는 제1금속배선(16b)을 포함하는 반도체 기판의 전표면상에 형성되고, 그리고나서 제1레지스트(18)은 거기에 도포된다.
그후, 제1레지스트(18)는 반도체 기판(6)의 스크라이브 라인부(3)의 윗부분 그리고, 소스와 드레인에 접속하는 제1금속배선(16a)의 콘택트부의 윗부분 그리고 패드에 접속하는 제1금속배선(16b)에 열린부를 형성하게 사진제판기술에 의해 패턴된다.
그리고나서, 제2층간 절연막(17)은 제2층간 절연막상에 콘택트홀(19a, 19b)을 형성하기 위해 이 패턴된 제1레지스트(18)를 사용하여 에칭제거된다.
이때에, 제2층간 절연막(17)의 스텝부(23)는 스크라이브 라인부(3)에 형성된다.
그후, 제1레지스트(18)가 제거된다.
제1e도를 참조하여, 제2금속배선막(20)은 콘택트홀(19a, 19b)를 포함하는 반도체 기판(6)의 전표면상에 형성되고 그리고나서 제2금속배선막(20)은 그의 전표면 상에 형성된다.
그후, 제2레지스트(21)는 제2레지스트가 콘택트홀(19a, 19b)위에 소정위치에 남게 되고 스크라이브 라인부(3)에서 이 스텝부를 따라 제2층간 절연막의 스텝부(23)를 카버하도록 남겨지고, 패터닝에 의해 남게되는 스크라이브 라인부(3)에서의 제2레지스트(21)가 제1금속배선막의 잔재(14)와 교차하거나 또는 겹치지 않게 사진제판 기술에 의해 패턴된다.
제1f도를 참조하여, 제2금속배선막(20)은 이렇게 패턴된 제2레지스트(20)를 마스크로서 사용하여 패턴되고 그리고나서 제2레지스트(21)는 소스와 드레인에 접속하는 제1금속배선(16a)에 전기적으로 접속된 제2금속배선(22a)과 패드를 접속하는 제1금속배선(16b)에 전기적으로 접속된 제2금속배선(22b)을 형성하기 위해 제거된다.
한편, 제2금속배선막의 잔재(24)는 이 스텝부를 따라 제2층간 절연막의 스텝부(23)를 카버하고 스크라이브 라인부(3)에서 제1금속배선막의 잔재(14)와 겹치지 않게 남게 된다.
이 방법으로 제2층간 절연막의 스텝부(23)를 따라 두껍고 길게 제2금속배선의 잔재를 남김으로써, 제2금속배선막의 잔재(24)와 반도체 기판 사이의 밀착성은 강하게 되고, 제2금속배선막의 잔재(24)는 제2층간 절연막의 스텝부(23)가 이탈하는 것을 방지한다.
게다가, 제2금속배선막의 잔재(24)가 수직으로 제1금속배선막의 잔재(14)와 겹치지 않도록 남게 되므로, 스텝부의 형상은 스크라이브 라인부(3)의 단부에서 매우 완만하다.
제1g도를 참조하여, 제3층간 절연막(25)은 제2금속배선막의 잔재(24), 소스와 드레인에 접속하는 제2금속배선(20b) 그리고 패드에 접속하는 제2금속배선(22b)을 포함하는 반도체 기판(6)의 전표면상에 형성되고 그리고 나서 제3레지스트가 거기에 형성된다.
그후, 제3레지스트(26)는 반도체 기판(6)의 스크라이브 라인부(3)위의 부분과 그리고 소스와 드레인에 접속하는 제2금속배선(22a)과 패드에 접속하는 제2금속배선(22a)과 패드에 접속하는 제2금속배선(22b)의 콘택트부 위의 부분에 열린부를 형성하게 사진제판 기술에 의해 패턴된다.
그후, 제3층간 절연막(25)은 제3층간 절연막(25)상에 콘택트홀(27a, 27b)을 형성하기 위해 마스크로서 이 패턴된 제3레지스트(26)를 사용하여 에칭제거된다.
이때에, 제3층간 절연막(25)의 스텝부(28)는 스크라이브 라인부(3)에 형성된다.
그리고나서, 제3레지스트(26)가 제거된다.
제1h도를 참조하여, 제3금속배선막(29)은 제3층간 절연막의 스텝부(28)와 콘택트홀(27a, 27b)을 포함하는 반도체 기판의 전표면상에 형성되고, 그리고나서 제4레지스트(30)는 거기에 도포된다.
그후, 제4레지스트(30)는 콘택트홀(19a, 19b)위에 소정의 위치에 남게되고 스크라이브 라인부(3)에서 이 스텝부를 따라 제3층간 절연막의 스텝부(28)를 카버하게 남겨지고 그리고 패터닝에 의해 남게되는 스크라이브 라인부(3)에서의 제4레지스트(30)가 제2금속배선막의 잔재(24)와 제1금속배선막의 잔재(14)로 교차 또는 겹치게 되지 않게 사진제판 기술에 의해 패턴된다.
제1h도에 있어서는, 제1금속배선막의 잔재(14)와 제2금속배선막의 잔재(24)가 수직으로 겹쳐지지 않기 때문에, 스크라이브 라인부(3)에서의 스텝부는 가능한한 최저로 저감된다.
따라서, 제2h도에 표시된 것과 같은 깊숙한 부분은 스크라이브 라인부(3)와 패드부(5) 사이의 부분에서 형성되지 않는다.
결과로서, 스크라이브 러인부(3)와 패드부(5) 사이의 부분에서 제4레지스트의 막두께(tR)는 두껍지 않으므로, 이 부분에서 제4레지스트(30)의 해상은 좋고 그리고 이부분에서의 에칭정도도 매우 높아진다.
제1h도 및 제1i도를 참조하여, 이와 같이 패터닝하고, 제4레지스트(30)를 제거하면, 소스와 드레인 접속용의 제2금속배선(22a)와 전기적으로 접속하는 소스와 드레인 접속용의 제3금속배선(31a)과, 패드접속용의 제2금속배선(22b)과 전기적으로 접속하는 패드접속용의 제3금속배선(31b)이 형성된다.
한편, 제3금속배선막의 잔재(32)는 이 스텝부를 따라 제3층간 절연막의 스텝부(28)가 카버되지 그리고 스크라이브 라인부(3)에서 금속배선막의 잔재(24)와 겹치지 않게 남겨진다.
이러한 방법으로 제3층간 절연막의 스텝부(28)를 따라 두껍고 길게 제3금속배선막의 잔재(32)를 남김으로써, 제3금속배선막의 잔재(32)와 반도체 기판(6) 사이의 밀착성은 강하게 되고 제3금속배선막의 잔재(32)는 제3층간 절연막의 스텝부(28)를 이탈하는 것을 방지한다.
게다가, 제3금속배선막의 잔재(32)는 수직으로 제2금속배선막의 잔재(24)와 겹치지 안게 만들어졌기 때문에, 스크라이브 라인부(3)의 단부의 스텝의 재현상은 매우 완만하다.
제1j도를 참조하여, 패시베이션막(33)은 반도체 기판(6)의 전표면 상에 형성된 후 패드에 접속하는 제3금속배선(31)의 콘택트 부분과 반도체 기판(6)의 스크라이브 라인부(3)가 노출되게 에칭제거된다.
이리하여, 제5도와 제6도에 표시된 것과 같은 웨이퍼(1)는 최종적으로 얻게될 수가 있다.
스크라이브에 의해 스크라이브 라인부(3)를 절단함으로서, 칩(2)이 각각 분리된다.
비록 본 발명이 상기 실시예에서 3층 배선구조의 반도체 집적회로 장치의 제조방법에 적용되었더라도, 본 발명은 이것에 한정되지 않으며 본 발명이 2층 배선구조 또는 4층 또 그 이상 배선구조의 반도체 집적회로 장치에 적용되더라도 동일한 효과를 얻을 수 있다.
게다가 비록 제2금속배선막의 잔재가 상기 제2실시예에서 제1금속배선막의 잔재와 겹치지 않게 수직으로 남겼지만, 제2금속배선막의 잔재가 제1금속배선막의 잔재와 교차되지 않게만 남겨놓아도 이 실시예와 같은 효과를 실현한다.
위에서 설명한 바와 같이, 제1금속배선막의 제1금속배선막의 잔재가 스크라이브 라인부에서 이 스텝에 따라 제1층간 절연막의 스텝부를 카버하게 남겨지게 에칭제거되므로, 반도체 기판과 금속배선막의 잔재 사이의 밀착성이 강하게 되고 그리고 제1금속배선막의 잔재는 제1층간 절연막의 스텝부가 이탈되고, 웨이퍼 표면과 제조설비를 오염시키는 것을 방지한다.
결과로서 반도체 집적회로 장치의 제조시 패턴 결합을 일으키는 종래의 문제점을 피할 수가 있다.
게다가 제2금속배선막의 잔재를 제1금속배선막의 잔재와 서로 교차와 수직으로 겹치지 않게 형성하면, 스크라이브 라인부의 단부에 있어 스텝부가 매우 완만한 형상이 된다.
따라서, 다음에 그 위에 레지스트를 도포하는 경우, 레지스트는 대략 균일의 두께로 도포되기 때문에 레지스트의 해상은 양호하게 되고, 따라서 에칭정도도 향상된다.
비록 본 발명은 상세하게 설명되었더라도, 설명과 보기의 방법이 같고, 그리고 제한되지 않고 본 발명의 사상과 범위는 첨부된 특허청구의 범위의 항에 의해서만 제한되는 것이 명백히 이해된다.

Claims (9)

  1. 스크라이브 라인부가 형성되는 반도체 기판을 제조하는 공정과, 상기 반도체 기판상에 제1층간 절연막을 형성하는 공정과, 상기 스크라이브 라인부에서의 상기 제1층간 절연막을 에칭하여 상기 반도체 기판의 스크라이브 라인부를 노출되게 하는 공정과, 상기 제1층간 절연막을 에칭함으로써 상기 스크라이브 라인부에 상기 제1층간 절연막의 스텝부가 형성되게 하는 공정과, 상기 제1층간 절연막을 에칭한 후 상기 제1층간 절연막의 상기 스텝부를 포함하는 상기 반도체 기판의 전표면상에 제1금속배선막을 형성하는 공정과, 상기 제1금속배선막을 에칭하는 공정을 포함하고, 상기 제1금속배선막 에칭공정은 상기 스크라이브 라인부에서 상기 제1금속배선막의 잔재가 이 스텝부를 따라 상기 제1층간 절연막의 스텝부를 카버하도록 남겨지게 실행되는 반도체 집적회로 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1금속배선막의 에칭공정 후 상기 제1금속배선막의 잔재를 포함하는 상기 반도체 기판의 전표면상 제2층간 절연막을 형성하는 공정과, 상기 반도체 기판의 스크라이브 라인부를 노출되게, 상기 스크라이브 라인부의 상기 제2층간 절연막을 에칭하는 공정과, 상기 제2층간 절연막의 스텝부는 상기 제2층간 절연막의 에칭에 의해 상기 스크라이브 라인부에 형성되고, 상기 제2층간 절연막을 에칭한 후 상기 제2층간 절연막의 스텝부를 포함하는 상기 반도체 기판의 전 표면상에 제2금속배선막을 형성하는 공정과, 상기 제2금속배선막을 에칭하는 공정을 부가적으로 포함하고, 상기 제2금속배선막 에칭공정은 상기 제2금속배선막의 잔재가 상기 제1금속배선막의 잔재와 수직으로 겹치거나 교차되지 않게 그리고 상기 스크라이브 라인부에서 이 스텝부를 따라 상기 제2층간 절연막의 스텝부를 카버하게 남겨지게 실행되는 반도체 집적회로 장치의 제조방법.
  3. 제2항에 있어서, 상기 제2금속배선막의 에칭공정 후 상기 제2금속배선막의 잔재를 포함하는 상기 반도체 기판의 전표면상에 제3층간 절연막을 형성하는 공정과, 상기 반도체 기판의 스크라이브 라인부를 노출되게 상기 스크라이브 라인부의 상기 제3층간 절연막을 에칭하는 공정과, 상기 제3층간 절연막의 스텝부가 상기 제3층간 절연막을 에칭함으로써 상기 스크라이브 라인부에 형성되고 상기 제3층간 절연막의 에칭공정후 상기 제3층간 절연막의 스텝부를 포함하는 상기 반도체 기판의 전표면상에 제3금속배선막을 형성하는 공정과, 상기 제3금속배선막을 에칭하는 공정을 부가적으로 포함하고, 상기 제3금속배선막 에칭 공정은 상기 제3금속배선막의 잔재가 상기 제2금속배선막의 잔재와 상기 제1금속배선막의 잔재가 서로 수직으로 겹쳐지거나 또는 교차되지 않게 그리고 상기 스크라이브 라인부에서의 이 스텝부에 따라 상기 제3층간 절연막의 스텝부를 카버하게 남겨지게 실행되는 반도체 집적회로 장치의 제조방법.
  4. 제1항에 있어서, 상기 제1금속배선막의 공정후 상기 제1금속배선막의 잔재를 포함하는 상기 반도체 기판의 전표면상에 제2층간 절연막을 형성하는 공정과, 상기 반도체 기판의 스크라이브 라인부를 노출되게 상기 스크라이브 라인부의 상기 제2층간 절연막을 에칭하는 공정과, 상기 제2층간 절연막의 스텝부가 상기 제2층간 절연막의 에칭에 의해 상기 스크라이브 라인부에 형성되고 상기 제2층간 절연막의 에칭공정 후 상기 제2층간 절연막의 스텝부를 포함하는 상기 반도체 기판의 전표면상에 제2금속배선막을 형성하는 공정과, 상기 제2금속배선막을 에칭하는 공정을 부가적으로 포함하고, 상기 제2금속배선막 에칭공정은 상기 제2금속배선막의 잔재가 상기 제1금속배선막의 잔재와 수직으로 겹치저간 또는 교차되게 그리고 이 스텝부를 따라 상기 제2층간 절연막의 스텝부를 카버하게 남겨지게 실행되는 반도체 집적회로 장치의 제조방법.
  5. 제4항에 있어서, 상기 제2금속배선막의 에칭공정후 상기 제2금속배선막의 잔재를 포함하는 상기 반도체 기판의 전표면상에 제3층간 절연막을 형성하는 공정과, 상기 반도체 기판의 스크라이브 라인부를 노출되게 상기 스크라이브 라인부의 상기 제3층간 절연막을 에칭하는 공정과, 상기 제3층간 절연막의 스텝부가 상기 제3층간 절연막을 에칭함으로써 상기 스크라이브 라인부에 형성되고 상기 제3층간 절연막의 에칭공정 후 상기 제3층간 절연막의 스텝부를 포함하는 상기 반도체 기판의 전표면상에 제3금속배선막을 형성하는 공정과, 상기 제3금속배선막을 에칭하는 공정을 부가적으로 포함하고, 상기 제3금속배선을 에칭하는 상기 공정은 상기 제3금속배선막의 잔재가 상기 제1금속배선막의 잔재와 상기 제2금속배선막의 잔재가 서로 수직으로 겹쳐지거나 또는 교차하게 상기 스크라이브 라인부에서 이 스텝부를 따라 상기 제3층간 절연막의 스텝부분을 커버하게 남겨지게 실행되는 반도체 집적회로 장치의 제조방법.
  6. 제1항에 있어서, 상기 반도체 기판은 상기 스크라이브 라인부의 부근에 설치되는 외부전극을 포함하는 반도체 집적회로 장치의 제조방법.
  7. 제1항에 있어서, 금속배선막의 상기 에칭공정은 이방성 에칭에 의해 실행되는 반도체 집적회로 장치의 제조방법.
  8. 제7항에 있어서, 상기 이방성 에칭은 반응성 이온 에칭을 포함하는 반도체 집적회로 장치의 제조방법.
  9. 제1항에 있어서, 상기 반도체 기판을 실리콘 기판을 포함하는 반도체 집적회로 장치의 제조방법.
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