JPH0372653A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特にスクライブ前の状態ま
で形成された半導体装置のスクライプラインの構造の改
良に関するものである。

［従来の技術］ 従来、半導体装置の製造時、第１配線と第２配線、第２
配線と第３配線等の配線間の層間絶縁膜をＣＶＤ法等を
用い半導体基板上に形成した後、微細加工技術を用いこ
の層間絶縁膜に所定の加工を行なう際、スクライブライ
ン上の層間絶縁膜については全て取り除いていた。同様
に配線膜をスパッタリング法等にて形成した後も、加工
を行なう際にスクライブライン上の配線膜を全て取り除
き、デバイスの構造形成が終了した時点では、スクライ
ブライン上には、半導体装置製造時に順次形成する全て
の膜が取り除かれた状態で、半導体基板が露出している
構造が一般的であった。

例えば、第２図は、ＭＯ８型半導体素子のゲート配線１
層、金属配線、２層の場合の従来のチップ部とスクライ
ブラインの構造の部分を示す模式断面図である。

図において、１は半導体基板、２はスクライブライン、
３はチップ、４は素子分離領域を構成するＬＯＧＯ３膜
である。チップ３すなわち半導体素子は半導体基板１内
に形成されたソース・ドレイン５と半導体基板１上に形
成されたゲート絶縁膜６、ゲート配線７によって形成さ
れている。第２図より明らかなように、スクライブライ
ン２上には、ゲート配線７、層間絶縁膜８．１０、金属
配線９．１１が除去されて、半導体基板１の表面が露出
しており、深い溝状の構造となっている。これは、般的
には半導体製造時に層間絶縁膜、金属配線等を半導体μ
板１に対して積み上げて形成していくのに対し、スクラ
イブラインは常に半導体基板１の表面が露出する構造を
とっているためで、後工程になる程半導体チップ３面と
スクライブライン２面の高低差は大きくなる。なお、層
間絶縁膜８はゲート配線７と１層目金属配線９との間、
層間絶縁膜ＩＯは１層目金属配線９と２層目金属配線１
１との間の層間絶縁膜である。

その他、１７はソース・ドレイン５と１層目の金属配線
９との接触をとるためのコンタクトホール、１８は１層
目の金属配線９と２層目の金属配線１１との接触をとる
ためのコンタクトホールであり、１９はポンディングパ
ッドである。

以上説明したように、スクライブライン２の部分を深い
溝状とし、半導体基板１を露出させる構造とすることに
よって、スクライブ（ダイシング）してチップを形成す
る場合に、スクライブの機械加工による各種機械的歪み
による悪影響をチップに与えないような配慮がなされて
きた。

［発明が解決しようとする課題］ 上記のような従来の半導体装置において、その一部を構
成するスクライブラインの構造は、特にその形成段階に
おいて、工程が煩雑になるという問題があった。すなわ
ち、素子の構造形成において、上述のように配線、層間
絶縁膜、パッシベーション膜などを形成する毎に、スク
ライブライン上に同時に堆積されたこれらの膜を除去す
るる工程を必要としたからである。

以下、図面を用いて、関連する上記の工程上の具体的な
問題を説明する。

第３図は、金属配線ＪＩＩ１４をスパッタリング法を用
いて層間絶縁膜ＩＯの上に膜付けした後、金属配線１１
を形成するための微細加工工程中レジスト膜１３を金属
配線膜１４上に塗布した状態の断面図である。第３図か
ら・明らかなように、レジスト膜１３の厚さがチップ３
上とスフ・ライブライン２上とでは違い、相対的にスク
ライブライン２上のレジスト膜厚が厚くなっている。こ
れは一般的に回転塗布法にてレジストを半導体ウェーハ
に塗る時、平坦なウェーハにレジストを塗布する場合に
比べ、表面が凹凸状態の場合は、レジスト膜厚が凸部で
は薄く、四部では厚くなることによる。このように従来
のスクライブライン２上に膜を残さない構造では、チッ
プ３内の段差に比べ、スクライブラインの段差が相対的
に大きくなるため、レジスト膜厚がスクライブライン２
の段差部で特に厚くなっていた。

レジストのパターニングを行なう際、露光装置にて、適
性な露光をレジるト膜に行ない所定のレジストパターン
を形成する。一般的に、所定のレジストパターンを得る
ために必要な露光量は、レジスト膜厚が厚くなるほど、
多くなることが知られている。レジストにはポジ型とネ
ガ型の２種類があるが、微細加工にはポジ型を用いるの
が一般的であり、以下ポジ型レジストで説明を行なう。

前述したように、スクライブライン２上で特にレジスト
膜厚が厚くなるため、チップ３上で適正な露光量では、
スクライブライン２上に対しては、露光量が不足し、レ
ジスト残りが発生する。第４図は、レジスト１３のバタ
ーニングをした後の断面図であるが、第４図から明らか
なように、スクライブライン２の段差部レジスト残り１
５が発生している。次にエツチング技術により、金属配
線１１の加工をレジストパターンをマスクにして行なう
。

この時レジスト残り１５の部分もマスクとして働き、ス
クライブライン２の段差部に、細く部分的に金属配線膜
１Ｂが第５図に示したように残る。このような細かく部
分的に残った金属配線１Ｂは、金属配線膜１４をエツチ
ングした後、レジストパターンを除去する際等、エツチ
ング後の後処理工程で簡単に剥がれ、さらにこの剥がれ
た金属配線膜１Ｇがチップ３上に再付着し、歩留まり低
下、品質低下の問題が発生していた。

さらに露光装置用のアライメントマーク等製造時に必要
となる種々のマークをスクライブライン上に形成するこ
とは一般的に行われており、′Ｉ８６図は、金属配線膜
１１にて露光装置用のアライメントマークを形成し、ポ
ンディングパッド上のパッシベーション膜を取り除くパ
ッド工程を終了した時点での断面図である。第６図から
明らかなようにアライメントマーク２０直下の層間絶縁
膜１０にサイドエツチングが発生している。これは、パ
ッシベーション膜をエツチングする際、スクライブライ
ン２上も同時にエツチングされるために、生じたもので
ある。このようなサイドエツチングの入ったアライメン
トマーク２０は、エツチング工程中、もしくはエツチン
グ後の後処理工程で簡単に剥がれ、同様の問題が発生し
ていた。

本発明は上記のような課題を解決するためになされたも
ので、スクライブによるチップ形成の段階で、ダイシン
グが容易で、歩留まりの安定した耐湿性のよい高品質の
半導体装置を低コストで提供することを目的としたもの
である。

［課題を解決するための手段］ 本発明に係る第一の半導体装置は、製造プロセスで形成
した配線間の層間絶縁膜及びパッシベーション膜をスク
ライブラインの領域全面に残す構造を有するものである
。

また、本発明に係る第二の半導体装置は、上記の層間絶
縁膜及びパッシベーション膜をスクライブラインの領域
の大部分に残す構造であるが、スクライブライン上のパ
ッシベーション膜のうちチツブ周辺に沿う端線近傍にス
リット溝を設けて、このスリット溝部分のパッシベーシ
ョン膜を除去したものである。

さらに、本発明に係る第三の半導体装置は、上記の層間
絶縁膜及びパッシベーション膜をスクライブラインの領
域の一部分に残す構造であるが、スクライブライン上に
アライメントマークなどのパターンがある領域のみは、
上記第二の半導体装置のように、チップ周辺に沿ってス
リット溝を設けてこの部分のパッシベーション膜を除去
するとともに、パターンのない領域のスクライブライン
上のパッシベーション膜の大部分を除去した構造を有す
るものである。

なお、上記の第一、第二、第三、の半導体装置のそれぞ
れのスクライブライン構造は、半導体装置のサイズ、種
類、使用目的等に応じて使い分けられるのが好ましい。

［作　用］ 本発明においては、まず、第一の半導体装置のスクライ
ブライン上には層間絶縁膜の全部が堆積されたま１であ
るから、チップ部分との段差が最小化され、スクライブ
ライン上のレジスト膜が従来は厚かったことにより発生
したレジスト膜が残らなくなる。また、第二の半導体装
置のスクライブライン構造では、スクライブ領域がスリ
ット溝で隔離されているので、ダイシング時にチップ側
のパッシベーション膜にクラックが生じない。さらに、
第三の半導体装置のスクライブライン構造はスクライブ
ライン上のパッシベーション膜がパターンのある一部に
しか残らないので、ダイシング時の機械的負担が軽減さ
れるためダイシングが容易となる。

［実施例］ 実施例１； 第１図は第２図の従来例装置と同様な半導体素子をチッ
プに形成した本発明の一実施例を示す第一の半導体装置
の構造を示す模式断面図である。

図において、１５．１８を除く１〜１９は第２図の従来
例で説明したものと同−又は相当部分を示し、その説明
を省略する。

第１図において、層間絶縁膜８をＣＶＤ法等で形成した
後、微細加工技術を用い、ソース・ドレイン５と１層目
の金属配線９と接触をとるためのコンタクトホール１７
を形成する際、スクライブライン２上の層間絶縁膜８に
ついては、レジストパターンを形成しエツチング時にエ
ツチングされないよう保護し、層間絶縁膜８をスクライ
ブライン２上に全面残す。同様にして、層間絶縁膜ｌＯ
についてもスクライブライン２上に全面残す。第１図か
ら明らかなように、スクライブライン２上に層間絶縁膜
８．ｌＯを全面残すことにより、段差がほぼなくなって
いる。このようにして、段差がなくなり、チップ３上と
スクライブライン２上のレジスト膜１３の膜厚差をなく
すことができる。すなわち、第２図の従来例で示したよ
うなスクライブライン２上のレジスト膜厚が厚いことに
よって発生していたレジスト膜の残りの問題を完全に防
止できる。

さらに、パッシベーション膜１２もスクライブライン２
上に全面に残すことにより、露光装置用のアライメント
マーク２０についても、パッシベーション膜のエツチン
グ時に、露光装置用アライメントマーク２０が完全に保
護されるので、アライメントマークの剥がれについての
問題を完全に防止できる。

なお、ダイシングはスクライブライン２の中央線に沿っ
て図示しないブレード等によって行れるが−、アライメ
ントマーク２０のないスクライブライン領域は第７図に
示した構造となり、同時にダイシングが実施されて、ス
クライブライン上の層間絶縁膜８．ｌＯ及びパッシベー
ション膜１２を除く工程なしの低コストでチップが分離
・形成されるようになっている。

実施例２； 第８図は第１図の実施例装置と同様な半導体素子をチッ
プに形成した本発明の一実施例を示す第二の半導体装置
の模式断面図である。図において、１５．１６を除く１
〜１９は第１図の実施例で説明したものと同−又は相当
部分を示し、その説明を省略する。層間絶縁膜８をＣＶ
Ｄ法等で形成した後、１ 微細加工技術を用い、ソース・ドレイン５と１層目の金
属配線１１との接触をとるためのコンタクトホール１７
を形成する際、スクライブライン２上の層間絶縁膜８に
ついては、図示しないレジストパターンを形成しエツチ
ング時にエツチングされないよう保護し、層間絶縁膜８
をスクライブ２上・に全面残す。同様にして、層間絶縁
膜ｌＯについてもスクライブライン２上に全面残す。パ
ッシベーション膜１２はポンディングパッド１９を形成
する際、チップ周辺に沿ったスリット以外を図示しない
レジストで保護しスリット部をエツチングしてスリット
溝２１を形成する。このスリット溝２１はｊφ間絶縁膜
ＩＯの上部までエツチングを行うことによりスリット溝
２１の部分のパッシベーション膜１２が除去される。し
たがって、スクライブライン２の中央部にのみパッシベ
ーション膜１２ａが他のパッシベーション膜１２と隔離
した状態で・残存する形となる。

ダイシング２２はパッシベーション膜１２ａに沿って行
われる。

ダイシング終了の状態を第９図に示すが、この　２ ようにして、ダイシング２２の際パッシベーション膜１
２ａに発生するクラック２３はスリット２１により止ま
る為パッシベーション膜１２ａ内に限定され、チップ上
のパッシベーション膜１２にクラックは発生しないよう
になり耐湿性のよい半導体装置のチップが得られる。

このような実施例２の半導体装置の利点は、実施例１の
半導体装置（第７図参照）のスクライブライン２をダイ
シングして得られたチップの場合には得られなかったも
のである。すなわち、第１Ｏ図に示すように、チップ３
相互間がスクライブライン、２上で層間絶縁膜８．ｌＯ
及びパッシベーション被８１２でつながっている第７図
の場合にダイシング２２を行うと、チップ３例のパッシ
ベーション膜１２にクラック２４が入り、これがチップ
３の主要部に到達する場合にはチップの耐湿性に悪影響
を及ぼす。この観点からは、実施例２（第８図）スクラ
イブラインの構成は主として耐湿性の向上を達成したも
のであるということができる。

実施例３； 第１１図は第１図の実施例装置と同様な半導体素子チッ
プに形成した本発明の一実施例を示す第三の半導体装置
を示す模式断面図である。図において、１５．ｌ［ｉを
除く１〜１９は第１図の実施例で説明したものと同−又
は相当部分を示し、その説明は省略する。

第１１図において、層間絶縁膜８をＣＶＤ法等で形成し
た後、微細加工技術を用い、ソース・ドレイン５と１層
目の金属配線９と接触をとるためのコンタクトホール１
７を形成する際、スクライブライン２上の層間絶縁膜８
については、レジストパターンを形成しエツチング時に
エツチングされないよう保護し、層間絶縁膜８をスクラ
イブライン２上の全面に残す。同様にして層間絶縁膜１
０についてもスクライブライン２上の全面に残す。スク
ライブライン２上に、図示しないが、アライメントマー
クなどのパターンが形成されていない部分のパッシベー
ション膜１２はポンディングパッド１９を形成する際全
面エツチングして除去する。これによって、スクライブ
ライン２上のパッシベーション膜１２ａはパターンのあ
る一部分にしか残らないので、大部分は層間絶縁膜１０
が露出されるようになる。

このようにして、スクライブライン２上の中央部には層
間絶縁膜ＩＯの表面が露出された比較的幅の広いスリッ
ト２５がスクライブラインとして形成された状態となる
。なお、この場合、パターン形成のある領域のみは、図
示しないが、実施例２で示したようなスリット溝を形成
しておくようになっている。

このようなスクライブラインの構造をもつスリット２５
に沿ってダイシングを行うと、第８図の実施例に示すよ
うなパッシベーション膜１２ａがない分だけダイシング
用の図示しないブレードにかける負担を軽減させること
になり、チップ３のパッシベーション膜１２にクラック
２４を生ずることなく、さらにブレードの劣化が防止で
きるようになる。

以上、実施例１．２．３によって説明した半導体装置は
ＭＯ８型半導体素子でゲート配線１層。

金属配線２層の場合について、おもにスクライブ　５ ライン上の構造について説明したが、例えば金属配線に
限らずシリサイド配線でも同様であり、本発明は配線１
層以上を有する半導体装置の全てに適用できるものであ
る。

［発明の効果］ 以上のように本発明ｌ；よれば、半導体装置のスクライ
ブライン上に製造プロセスで形成した層間絶縁膜及びパ
ッシベーション膜の一部又は大部分を残す構造としたの
で、下記に示すような効果かえられる。まず、第一の半
導体装置においては、製造工程を増やすことなく歩留ま
りの安定した高品質の半導体装置が得られる。また、第
二の半導体装置においては、製造工程を増加することな
く耐湿性が安定した高信頼性の半導体装置が提供できる
。さらに、第三の半導体装置においては、同様に製造工
程を増加することなく、耐湿性に優れ、しかもダイシン
グ時のブレードの劣化を防止できる製造上の利点も備え
た半導体装置が提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す第一の半導体　６ 装置の構造を示す模式断面図、第２図は従来の半導体装
置のチップとスクライブラインの部分を説明する模式断
面図、第３図、第４図、第５図、第６図はいずれも従来
の半導体装置のプロセス段階での問題点を説明する断面
説明図、第７図は本発明の第一の半導体装置（第１図と
同じ）のスクライブライン上にパターンのない領域の断
面説明図、第８図は本発明の一実施例を示す第二の半導
体装置の模式断面図、第９図は第８図の実施例のダイシ
ング後の状態を説明する断面図、第１０図は第７図（第
１１図を含む）の実施例装置のダイシング後の状態を説
明する断面図、第１１図は本発明の一実施例を示す第三
の半導体装置の構造を説明する模式断面図である。 図において、１は半導体基板、２はスクライプライン、
３はチップ、４はＬＯＣＯ８膜、５はソース・ドレイン
、６はゲート絶縁膜、７はゲート膜、８は層間絶縁膜（
第１層目）、９は１層目金属配線、１０は層間絶縁膜（
第２層目）、１１は２層目金属配線、１．２’、１２ａ
はパッシベーション膜、１３はレジスト膜、１４は２層
目金属配線膜、１５はレジスト残り、１６は２層目金属
配線のエツチング後残り、１７゜１８はコンタクトボー
ル、１９はポンディングパッド、２０はアライメントマ
ーク、２１はスリット溝、２２はダイシング、２３．２
４はクラック、２５はスクライブライン上の幅の広いス
リットである。

Claims (3)

【特許請求の範囲】
1. （１）スクライブ前の状態まで形成された半導体装置の
   スクライブライン上に配線間の層間絶縁膜及びパッシベ
   ーション膜を全面に有することを特徴とする半導体装置
   。
2. （２）スクライブ前の状態まで形成された半導体装置の
   スクライブライン上に配線間の層間絶縁膜及びパッシベ
   ーション膜を有し、 該パッシベーション膜のチップ周辺に沿う端縁近傍にス
   リット溝が形成されて該スリット溝の部分の上記パッシ
   ベーション膜が除去されていることを特徴とする半導体
   装置。
3. （３）スクライブ前の状態まで形成された半導体装置の
   スクライブライン上に配線間の層間絶縁膜及びパッシベ
   ーション膜を有し、 上記スクライブラインのパターン形成領域上の上記パッ
   シベーション膜はチップ周辺に沿う端縁近傍にスリット
   溝が形成されて該スリット溝の部分の上記パッシベーシ
   ョン膜が除去されているとともに、上記パターン形成領
   域以外の上記パッシベーション膜は除去されていること
   を特徴とする半導体装置。