JPH06310597A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06310597A JPH06310597A JP11785893A JP11785893A JPH06310597A JP H06310597 A JPH06310597 A JP H06310597A JP 11785893 A JP11785893 A JP 11785893A JP 11785893 A JP11785893 A JP 11785893A JP H06310597 A JPH06310597 A JP H06310597A
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Abstract
(57)【要約】
【目的】 集積回路チップのシールリング構造におい
て、チップ領域の周辺部でのＳＯＧ（スピン・オン・ガ
ラス）露出による信頼性の低下を防ぐ。 【構成】 半導体基板１０を覆うフィールド絶縁膜１２
の上に順次に第１の層間絶縁膜１４、配線１５Ａ，１５
Ｂ、第２の層間絶縁膜１６を形成する。絶縁膜１６は、
ＳＯＧ膜１６ｄを中間層に用いて平坦状に形成する。絶
縁膜１４，１６は、矢印Ｅより左側のチップ領域及び右
側のスクライブ領域を覆うように形成する。チップ領域
を取囲むスクライブ領域に沿って絶縁膜１４，１６にそ
れぞれ第１及び第２のスクライブ溝を設ける。第２のス
クライブ溝の側壁位置Ｅ2 を第１のスクライブ溝の側壁
位置Ｅ1 よりチップ領域寄りとし、第２のスクライブ溝
内へのＳＯＧ露出をなくす。
て、チップ領域の周辺部でのＳＯＧ（スピン・オン・ガ
ラス）露出による信頼性の低下を防ぐ。 【構成】 半導体基板１０を覆うフィールド絶縁膜１２
の上に順次に第１の層間絶縁膜１４、配線１５Ａ，１５
Ｂ、第２の層間絶縁膜１６を形成する。絶縁膜１６は、
ＳＯＧ膜１６ｄを中間層に用いて平坦状に形成する。絶
縁膜１４，１６は、矢印Ｅより左側のチップ領域及び右
側のスクライブ領域を覆うように形成する。チップ領域
を取囲むスクライブ領域に沿って絶縁膜１４，１６にそ
れぞれ第１及び第２のスクライブ溝を設ける。第２のス
クライブ溝の側壁位置Ｅ2 を第１のスクライブ溝の側壁
位置Ｅ1 よりチップ領域寄りとし、第２のスクライブ溝
内へのＳＯＧ露出をなくす。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の半導体装
置のシールリング構造に関し、特にチップ領域の周辺部
で塗布絶縁膜の露出をなくしたことにより信頼性の低下
を防ぐようにしたものである。
置のシールリング構造に関し、特にチップ領域の周辺部
で塗布絶縁膜の露出をなくしたことにより信頼性の低下
を防ぐようにしたものである。
【０００２】
【従来の技術】従来、ＬＳＩ等のシールリング構造とし
ては、図７に示すものが提案されている。
ては、図７に示すものが提案されている。
【０００３】図７において、半導体基板１０の表面には
フィールド絶縁膜１２が形成される。矢印Ｅより左側の
チップ領域において、絶縁膜１２の複数の素子孔内には
ＭＯＳ型トランジスタ等の複数の回路素子が形成される
と共に、絶縁膜１２の上には第１層の配線を介して第１
の層間絶縁膜１４が形成され、絶縁膜１４の上には第２
層の配線を介して第２層の層間絶縁膜１６が形成され
る。第１及び第２層の配線は、複数の回路素子と共に集
積回路を構成するものである。
フィールド絶縁膜１２が形成される。矢印Ｅより左側の
チップ領域において、絶縁膜１２の複数の素子孔内には
ＭＯＳ型トランジスタ等の複数の回路素子が形成される
と共に、絶縁膜１２の上には第１層の配線を介して第１
の層間絶縁膜１４が形成され、絶縁膜１４の上には第２
層の配線を介して第２層の層間絶縁膜１６が形成され
る。第１及び第２層の配線は、複数の回路素子と共に集
積回路を構成するものである。
【０００４】チップ領域の周囲には、これを取囲むよう
にスクライブ領域が定められ、図７では、矢印Ｅより右
側にスクライブ領域が示されている。スクライブ領域
は、基板上での集積回路の製作完了後にチップ領域を基
板から集積回路チップとして分離するためにダイシング
を行なう際に目安となるもので、ダイシングは、スクラ
イブ領域に沿って行なわれる。
にスクライブ領域が定められ、図７では、矢印Ｅより右
側にスクライブ領域が示されている。スクライブ領域
は、基板上での集積回路の製作完了後にチップ領域を基
板から集積回路チップとして分離するためにダイシング
を行なう際に目安となるもので、ダイシングは、スクラ
イブ領域に沿って行なわれる。
【０００５】基板上面に第１層の配線を形成した後、チ
ップ領域及びスクライブ領域を覆って第１の層間絶縁膜
１４が形成される。この後、絶縁膜１４には第１層の配
線との接続のために必要な接続孔がホトリソグラフィ及
びエッチング処理により形成されるが、このときの処理
を流用して絶縁膜１４にはスクライブ領域に沿って第１
のスクライブ溝が形成される。図７において、矢印Ｅ1
は、第１のスクライブ溝のチップ領域側の側壁位置を示
す。
ップ領域及びスクライブ領域を覆って第１の層間絶縁膜
１４が形成される。この後、絶縁膜１４には第１層の配
線との接続のために必要な接続孔がホトリソグラフィ及
びエッチング処理により形成されるが、このときの処理
を流用して絶縁膜１４にはスクライブ領域に沿って第１
のスクライブ溝が形成される。図７において、矢印Ｅ1
は、第１のスクライブ溝のチップ領域側の側壁位置を示
す。
【０００６】絶縁膜１４の上に第２層の配線を形成した
後、チップ領域及びスクライブ領域を覆って第２の層間
絶縁膜１６が形成される。絶縁膜１６は、例えばプラズ
マＣＶＤ（ケミカル・ベーパー・デポジション）法によ
りシリコンオキサイド膜１６ａを形成した後、回転塗布
法によりＳＯＧ（スピン・オン・ガラス）を塗布し、そ
の塗布膜を平坦部でＳＯＧが残らないようにエッチバッ
クし、シリコンオキサイド膜１６ａ及び残存するＳＯＧ
膜１６ｂを覆ってプラズマＣＶＤ法によりシリコンオキ
サイド膜１６ｃを形成することにより得られる。
後、チップ領域及びスクライブ領域を覆って第２の層間
絶縁膜１６が形成される。絶縁膜１６は、例えばプラズ
マＣＶＤ（ケミカル・ベーパー・デポジション）法によ
りシリコンオキサイド膜１６ａを形成した後、回転塗布
法によりＳＯＧ（スピン・オン・ガラス）を塗布し、そ
の塗布膜を平坦部でＳＯＧが残らないようにエッチバッ
クし、シリコンオキサイド膜１６ａ及び残存するＳＯＧ
膜１６ｂを覆ってプラズマＣＶＤ法によりシリコンオキ
サイド膜１６ｃを形成することにより得られる。
【０００７】次に、絶縁膜１６には、第２層の配線との
接続のために必要な接続孔がホトリソグラフィ及びエッ
チング処理により形成されるが、このときの処理を流用
して絶縁膜１６にはスクライブ領域に沿って第２のスク
ライブ溝が形成される。この場合、第２のスクライブ溝
は、図７に示すようにチップ領域側の側壁位置Ｅ2 が第
１のスクライブ溝のチップ領域側の側壁位置Ｅ1 よりも
チップ領域から遠くに位置するように形成される。
接続のために必要な接続孔がホトリソグラフィ及びエッ
チング処理により形成されるが、このときの処理を流用
して絶縁膜１６にはスクライブ領域に沿って第２のスク
ライブ溝が形成される。この場合、第２のスクライブ溝
は、図７に示すようにチップ領域側の側壁位置Ｅ2 が第
１のスクライブ溝のチップ領域側の側壁位置Ｅ1 よりも
チップ領域から遠くに位置するように形成される。
【０００８】この後、基板上面には、第３層の配線が形
成される。すなわち、図８に示すように例えばスパッタ
法により厚さ２０ｎｍのＴｉ層を形成した後、その上に
厚さ１００ｎｍのＴｉＮ層を形成してＴｉ層及びＴｉＮ
層の積層からなる密着層１８を形成する。そして、密着
層１８の上にＣＶＤ法により厚さ１．０μｍのＷ（タン
グステン）層２０を形成した後、Ｗ層２０を平坦部で密
着層１８が露呈されるまでエッチバックして絶縁膜１６
の接続孔を埋めるようにＷ層２０の一部を残す。この
後、基板上面にＡｌ合金等の配線材を被着して所望の配
線パターンに従ってパターニングすることにより第３層
の配線を形成する。第３層の配線の一部は、接続孔内の
Ｗ層及び密着層を介して第２層の配線の一部と接続され
る。
成される。すなわち、図８に示すように例えばスパッタ
法により厚さ２０ｎｍのＴｉ層を形成した後、その上に
厚さ１００ｎｍのＴｉＮ層を形成してＴｉ層及びＴｉＮ
層の積層からなる密着層１８を形成する。そして、密着
層１８の上にＣＶＤ法により厚さ１．０μｍのＷ（タン
グステン）層２０を形成した後、Ｗ層２０を平坦部で密
着層１８が露呈されるまでエッチバックして絶縁膜１６
の接続孔を埋めるようにＷ層２０の一部を残す。この
後、基板上面にＡｌ合金等の配線材を被着して所望の配
線パターンに従ってパターニングすることにより第３層
の配線を形成する。第３層の配線の一部は、接続孔内の
Ｗ層及び密着層を介して第２層の配線の一部と接続され
る。
【０００９】配線パターニングの後、絶縁膜１６の第２
のスクライブ溝内に残存するＷ層及び密着層が除去され
る。この後、基板上面には、絶縁膜１６及び第３層の配
線を覆って保護絶縁膜が形成される。そして、保護絶縁
膜には、必要な電極導出孔が形成される。この後、スク
ライブ領域に沿ってダイシングを行なうことによりチッ
プ領域が基板１０から集積回路チップとして分離され
る。
のスクライブ溝内に残存するＷ層及び密着層が除去され
る。この後、基板上面には、絶縁膜１６及び第３層の配
線を覆って保護絶縁膜が形成される。そして、保護絶縁
膜には、必要な電極導出孔が形成される。この後、スク
ライブ領域に沿ってダイシングを行なうことによりチッ
プ領域が基板１０から集積回路チップとして分離され
る。
【００１０】
【発明が解決しようとする課題】上記した従来技術によ
ると、図８の工程でＷ層２０を形成したときに、×印で
示すようにＳＯＧ膜１６ｂとシリコンオキサイド膜１６
ａ又は１６ｃとの界面で膜剥れが生ずる。これは、プラ
ズマＣＶＤ法によるシリコンオキサイド膜１６ａ，１６
ｃとＳＯＧ膜１６ｂとの密着性が良くないこと及びＷ層
２０の引張り応力が大きい（１×１０9 〜１×１０10ｄ
ｙｎｅ／ｃｍ2 ）ことによるものである。
ると、図８の工程でＷ層２０を形成したときに、×印で
示すようにＳＯＧ膜１６ｂとシリコンオキサイド膜１６
ａ又は１６ｃとの界面で膜剥れが生ずる。これは、プラ
ズマＣＶＤ法によるシリコンオキサイド膜１６ａ，１６
ｃとＳＯＧ膜１６ｂとの密着性が良くないこと及びＷ層
２０の引張り応力が大きい（１×１０9 〜１×１０10ｄ
ｙｎｅ／ｃｍ2 ）ことによるものである。
【００１１】このように膜剥れが生じた状態で保護絶縁
膜を設けても、信頼性の低下を免れない。また、Ｗ層２
０の代りに引張り応力の小さい膜を用いるなどして膜剥
れを抑制するようにしても、第２のスクライブ溝内にＳ
ＯＧが露出した状態で保護絶縁膜を設けたのでは、ＳＯ
Ｇの吸湿性のために信頼性が低下するおそれがある。
膜を設けても、信頼性の低下を免れない。また、Ｗ層２
０の代りに引張り応力の小さい膜を用いるなどして膜剥
れを抑制するようにしても、第２のスクライブ溝内にＳ
ＯＧが露出した状態で保護絶縁膜を設けたのでは、ＳＯ
Ｇの吸湿性のために信頼性が低下するおそれがある。
【００１２】この発明の目的は、信頼性の低下を防ぐこ
とができる新規なシールリング構造をそなえた半導体装
置を提供することにある。
とができる新規なシールリング構造をそなえた半導体装
置を提供することにある。
【００１３】
【課題を解決するための手段】この発明は、複数の回路
素子が形成されたチップ領域を有すると共に該チップ領
域を取囲むようにスクライブ領域が定められた半導体基
板と、前記複数の回路素子と共に集積回路を構成すべく
前記チップ領域に形成された下から順に第１、第２及び
第３層の配線と該第１及び第２層の配線の間に前記チッ
プ領域及び前記スクライブ領域を覆うように形成された
第１の層間絶縁膜と該第２及び第３層の配線の間に前記
チップ領域及び前記スクライブ領域を覆うように形成さ
れた第２の層間絶縁膜とを含む配線積層であって、該第
２の層間絶縁膜が中間層として塗布絶縁膜を有すること
により平坦状に形成されているものとをそなえ、前記第
１の層間絶縁膜には前記スクライブ領域に沿って第１の
スクライブ溝を設けると共に、前記第２の層間絶縁膜に
は前記スクライブ領域に沿い且つ前記第１のスクライブ
溝に重ねて第２のスクライブ溝を設けた半導体装置にお
いて、前記第２のスクライブ溝のチップ領域側の側壁が
前記第１のスクライブ溝のチップ領域側の側壁よりも前
記チップ領域の近くに位置するように前記第２のスクラ
イブ溝を形成することにより前記塗布絶縁膜を前記第２
のスクライブ溝内に露出させないようにしたことを特徴
とするものである。
素子が形成されたチップ領域を有すると共に該チップ領
域を取囲むようにスクライブ領域が定められた半導体基
板と、前記複数の回路素子と共に集積回路を構成すべく
前記チップ領域に形成された下から順に第１、第２及び
第３層の配線と該第１及び第２層の配線の間に前記チッ
プ領域及び前記スクライブ領域を覆うように形成された
第１の層間絶縁膜と該第２及び第３層の配線の間に前記
チップ領域及び前記スクライブ領域を覆うように形成さ
れた第２の層間絶縁膜とを含む配線積層であって、該第
２の層間絶縁膜が中間層として塗布絶縁膜を有すること
により平坦状に形成されているものとをそなえ、前記第
１の層間絶縁膜には前記スクライブ領域に沿って第１の
スクライブ溝を設けると共に、前記第２の層間絶縁膜に
は前記スクライブ領域に沿い且つ前記第１のスクライブ
溝に重ねて第２のスクライブ溝を設けた半導体装置にお
いて、前記第２のスクライブ溝のチップ領域側の側壁が
前記第１のスクライブ溝のチップ領域側の側壁よりも前
記チップ領域の近くに位置するように前記第２のスクラ
イブ溝を形成することにより前記塗布絶縁膜を前記第２
のスクライブ溝内に露出させないようにしたことを特徴
とするものである。
【００１４】
【作用】この発明の構成によれば、ＳＯＧ等の塗布絶縁
膜が第２のスクライブ溝内に露出しないようにしたの
で、信頼性の低下を防ぐことができる。
膜が第２のスクライブ溝内に露出しないようにしたの
で、信頼性の低下を防ぐことができる。
【００１５】
【実施例】図１は、この発明の一実施例に係る半導体集
積回路装置のシールリング構造を示すもので、図７と同
様の部分には同様の符号を付して詳細な説明を省略す
る。
積回路装置のシールリング構造を示すもので、図７と同
様の部分には同様の符号を付して詳細な説明を省略す
る。
【００１６】シリコンからなる半導体基板１０の表面に
は、シリコンオキサイドからなるフィールド絶縁膜１２
が形成されており、矢印Ｅより左側がチップ領域、矢印
Ｅより右側がスクライブ領域である。チップ領域の構成
は、図７に関して前述したものと同様であり、チップ領
域を取囲むようにスクライブ領域が定められている。
は、シリコンオキサイドからなるフィールド絶縁膜１２
が形成されており、矢印Ｅより左側がチップ領域、矢印
Ｅより右側がスクライブ領域である。チップ領域の構成
は、図７に関して前述したものと同様であり、チップ領
域を取囲むようにスクライブ領域が定められている。
【００１７】フィールド絶縁膜１２の上には、第１層の
配線、第１の層間絶縁膜１４、第２層の配線１５Ａ，１
５Ｂ、第２の層間絶縁膜１６が順次に形成される。一例
として、絶縁膜１４は、厚さ６００ｎｍのＢＰＳＧ（ボ
ロン・リンケイ酸ガラス）膜からなり、絶縁膜１６は、
プラズマＣＶＤ法により形成された厚さ４００ｎｍのシ
リコンオキサイド膜１６ａと、平坦化用のＳＯＧ膜１６
ｄと、プラズマＣＶＤ法により形成された厚さ４００ｎ
ｍのシリコンオキサイド膜１６ｃとからなる。絶縁膜１
４上に回転塗布法により形成されたＳＯＧ膜は、平坦部
でなくなるまでエッチバックされる。このため、配線間
の凹部等には、そこを埋めるように１６ｄ等のＳＯＧ膜
が残り、平坦化が達成される。
配線、第１の層間絶縁膜１４、第２層の配線１５Ａ，１
５Ｂ、第２の層間絶縁膜１６が順次に形成される。一例
として、絶縁膜１４は、厚さ６００ｎｍのＢＰＳＧ（ボ
ロン・リンケイ酸ガラス）膜からなり、絶縁膜１６は、
プラズマＣＶＤ法により形成された厚さ４００ｎｍのシ
リコンオキサイド膜１６ａと、平坦化用のＳＯＧ膜１６
ｄと、プラズマＣＶＤ法により形成された厚さ４００ｎ
ｍのシリコンオキサイド膜１６ｃとからなる。絶縁膜１
４上に回転塗布法により形成されたＳＯＧ膜は、平坦部
でなくなるまでエッチバックされる。このため、配線間
の凹部等には、そこを埋めるように１６ｄ等のＳＯＧ膜
が残り、平坦化が達成される。
【００１８】絶縁膜１４を形成した後、絶縁膜１４に
は、図７で述べたと同様にして第１のスクライブ溝が形
成される。図１において、矢印Ｅ1 が第１のスクライブ
溝のチップ領域側の側壁位置を示す。
は、図７で述べたと同様にして第１のスクライブ溝が形
成される。図１において、矢印Ｅ1 が第１のスクライブ
溝のチップ領域側の側壁位置を示す。
【００１９】絶縁膜１６を形成した後、絶縁膜１６に
は、図７で述べたと同様にして第２のスクライブ溝が形
成される。第２のスクライブ溝は、図１に示すように、
チップ領域側の側壁位置Ｅ2 が第１のスクライブ溝のチ
ップ領域側の側壁位置Ｅ1 よりチップ領域寄りになるよ
うに形成され、それによって図７の１６ｂのようなＳＯ
Ｇ露出をなくしている。このように第２のスクライブ溝
を形成する点が、この発明の特徴である。
は、図７で述べたと同様にして第２のスクライブ溝が形
成される。第２のスクライブ溝は、図１に示すように、
チップ領域側の側壁位置Ｅ2 が第１のスクライブ溝のチ
ップ領域側の側壁位置Ｅ1 よりチップ領域寄りになるよ
うに形成され、それによって図７の１６ｂのようなＳＯ
Ｇ露出をなくしている。このように第２のスクライブ溝
を形成する点が、この発明の特徴である。
【００２０】図２は、この発明の他の実施例に係るシー
ルリング構造を示すもので、図１と同様の部分には同様
の符号を付して詳細な説明を省略する。
ルリング構造を示すもので、図１と同様の部分には同様
の符号を付して詳細な説明を省略する。
【００２１】図２の構造の特徴は、配線１５Ａ，１５Ｂ
を形成する処理を流用して絶縁膜１４のスクライブ領域
側の端部を覆うように且つ第１のスクライブ溝に沿って
配線材層１５Ｃを形成したことである。配線材層１５Ｃ
は、絶縁膜１６に第２のスクライブ溝を形成した後、第
２のスクライブ溝のチップ領域側の側壁Ｅ2 から不純物
が侵入するのを防ぐ作用をする。
を形成する処理を流用して絶縁膜１４のスクライブ領域
側の端部を覆うように且つ第１のスクライブ溝に沿って
配線材層１５Ｃを形成したことである。配線材層１５Ｃ
は、絶縁膜１６に第２のスクライブ溝を形成した後、第
２のスクライブ溝のチップ領域側の側壁Ｅ2 から不純物
が侵入するのを防ぐ作用をする。
【００２２】配線材層１５Ｃを設けたことによりシリコ
ンオキサイド膜１６ａには配線材層１５Ｃに基づく段差
が生じ、該段差がＳＯＧ膜１６ｅで平坦化される。な
お、矢印Ｅ0 は、配線材層１５Ｃにおいて、チップ領域
から遠い方の端縁の位置を示す。
ンオキサイド膜１６ａには配線材層１５Ｃに基づく段差
が生じ、該段差がＳＯＧ膜１６ｅで平坦化される。な
お、矢印Ｅ0 は、配線材層１５Ｃにおいて、チップ領域
から遠い方の端縁の位置を示す。
【００２３】図３は、この発明の更に他の実施例に係る
シールリング構造を示すもので、図１と同様の部分には
同様の符号を付して詳細な説明を省略する。
シールリング構造を示すもので、図１と同様の部分には
同様の符号を付して詳細な説明を省略する。
【００２４】図３の構造の特徴は、第２の層間絶縁膜１
６の上に第３層の配線、第３の層間絶縁膜２２、第４層
の配線、第４の層間絶縁膜２４を順次に形成し、絶縁膜
２２には側壁位置Ｅ3 が第２のスクライブ溝の側壁位置
Ｅ2 よりチップ領域寄りになるように第３のスクライブ
溝を形成し、絶縁膜２４には側壁位置Ｅ4 が第３のスク
ライブ溝の側壁位置Ｅ3 よりチップ領域寄りになるよう
に第４のスクライブ溝を形成したことである。
６の上に第３層の配線、第３の層間絶縁膜２２、第４層
の配線、第４の層間絶縁膜２４を順次に形成し、絶縁膜
２２には側壁位置Ｅ3 が第２のスクライブ溝の側壁位置
Ｅ2 よりチップ領域寄りになるように第３のスクライブ
溝を形成し、絶縁膜２４には側壁位置Ｅ4 が第３のスク
ライブ溝の側壁位置Ｅ3 よりチップ領域寄りになるよう
に第４のスクライブ溝を形成したことである。
【００２５】図１〜３に示したシールリング構造による
と、スクライブ領域側にＳＯＧ露出がないので、図８で
述べたようなタングステン（Ｗ）埋め込みによる配線形
成工程を採用しても、図８で述べたような膜剥れが生じ
ない。
と、スクライブ領域側にＳＯＧ露出がないので、図８で
述べたようなタングステン（Ｗ）埋め込みによる配線形
成工程を採用しても、図８で述べたような膜剥れが生じ
ない。
【００２６】一例として、図４〜６に示すような比較サ
ンプルを作成し、各サンプル毎に図８で述べたようにし
て密着層（Ｔｉ層上にＴｉＮ層を積層したもの）とＷ層
とを形成して剥れを観察したところ、図４に示す図７対
応のサンプルでは剥れが認められたのに対し、図５に示
す図１対応のサンプルと、図６に示す図２対応のサンプ
ルとでは、剥れが全く認められなかった。
ンプルを作成し、各サンプル毎に図８で述べたようにし
て密着層（Ｔｉ層上にＴｉＮ層を積層したもの）とＷ層
とを形成して剥れを観察したところ、図４に示す図７対
応のサンプルでは剥れが認められたのに対し、図５に示
す図１対応のサンプルと、図６に示す図２対応のサンプ
ルとでは、剥れが全く認められなかった。
【００２７】図４〜６において、図１，２，７と同様の
部分には同様の符号を付してあり、寸法Ｌは、いずれも
２μｍとした。また、Ｔｉ層の厚さは２０ｎｍ、ＴｉＮ
層の厚さは１００ｎｍ、Ｗ層の厚さは１．０μｍ、Ｗ層
の引張り応力は１．０×１０10ｄｙｎｅ／ｃｍ2 であっ
た。
部分には同様の符号を付してあり、寸法Ｌは、いずれも
２μｍとした。また、Ｔｉ層の厚さは２０ｎｍ、ＴｉＮ
層の厚さは１００ｎｍ、Ｗ層の厚さは１．０μｍ、Ｗ層
の引張り応力は１．０×１０10ｄｙｎｅ／ｃｍ2 であっ
た。
【００２８】
【発明の効果】以上のように、この発明によれば、ＳＯ
Ｇ等の塗布絶縁膜がスクライブ領域側に露出しないよう
にしたので、高信頼の半導体装置を実現できる効果が得
られる。
Ｇ等の塗布絶縁膜がスクライブ領域側に露出しないよう
にしたので、高信頼の半導体装置を実現できる効果が得
られる。
【００２９】また、配線材料としてＷ等の高引張り応力
のものを使用しても支障がなく、設計の自由度が向上す
る効果もある。
のものを使用しても支障がなく、設計の自由度が向上す
る効果もある。
【図１】 この発明の一実施例に係るシールリング構造
を示す基板断面図である。
を示す基板断面図である。
【図２】 この発明の他の実施例に係るシールリング構
造を示す基板断面図である。
造を示す基板断面図である。
【図３】 この発明の更に他の実施例に係るシールリン
グ構造を示す基板断面図である。
グ構造を示す基板断面図である。
【図４】 従来例に係る比較サンプルを示す基板断面図
である。
である。
【図５】 上記一実施例に係る比較サンプルを示す基板
断面図である。
断面図である。
【図６】 上記他の実施例に係る比較サンプルを示す基
板断面図である。
板断面図である。
【図７】 従来のシールリング構造の一例を示す基板断
面図である。
面図である。
【図８】 図７の構造において高引張り応力膜を形成し
た場合の膜剥れ状況を示す基板断面図である。
た場合の膜剥れ状況を示す基板断面図である。
１０：半導体基板、１２：フィールド絶縁膜、１４，１
６，２２，２４：層間絶縁膜、１５Ａ，１５Ｂ：配線、
１５Ｃ：配線材層、１６ｂ，１６ｄ，１６ｅ：ＳＯＧ
膜。
６，２２，２４：層間絶縁膜、１５Ａ，１５Ｂ：配線、
１５Ｃ：配線材層、１６ｂ，１６ｄ，１６ｅ：ＳＯＧ
膜。
Claims (1)
- 【請求項１】複数の回路素子が形成されたチップ領域を
有すると共に該チップ領域を取囲むようにスクライブ領
域が定められた半導体基板と、 前記複数の回路素子と共に集積回路を構成すべく前記チ
ップ領域に形成された下から順に第１、第２及び第３層
の配線と該第１及び第２層の配線の間に前記チップ領域
及び前記スクライブ領域を覆うように形成された第１の
層間絶縁膜と該第２及び第３層の配線の間に前記チップ
領域及び前記スクライブ領域を覆うように形成された第
２の層間絶縁膜とを含む配線積層であって、該第２の層
間絶縁膜が中間層として塗布絶縁膜を有することにより
平坦状に形成されているものとをそなえ、 前記第１の層間絶縁膜には前記スクライブ領域に沿って
第１のスクライブ溝を設けると共に、前記第２の層間絶
縁膜には前記スクライブ領域に沿い且つ前記第１のスク
ライブ溝に重ねて第２のスクライブ溝を設けた半導体装
置であって、 前記第２のスクライブ溝のチップ領域側の側壁が前記第
１のスクライブ溝のチップ領域側の側壁よりも前記チッ
プ領域の近くに位置するように前記第２のスクライブ溝
を形成することにより前記塗布絶縁膜を前記第２のスク
ライブ溝内に露出させないようにしたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11785893A JPH06310597A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11785893A JPH06310597A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310597A true JPH06310597A (ja) | 1994-11-04 |
Family
ID=14722041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11785893A Pending JPH06310597A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310597A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285904A (ja) * | 2004-03-29 | 2005-10-13 | Yamaha Corp | 半導体ウェーハ及びその製造方法 |
| KR100672728B1 (ko) * | 2005-07-12 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| US8008127B2 (en) | 2004-03-29 | 2011-08-30 | Yamaha Corporation | Method of fabricating an integrated circuit having a multi-layer structure with a seal ring |
| CN106531628A (zh) * | 2016-11-09 | 2017-03-22 | 上海华力微电子有限公司 | 一种集成离子刻蚀划片槽和密封环的制造方法 |
-
1993
- 1993-04-21 JP JP11785893A patent/JPH06310597A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285904A (ja) * | 2004-03-29 | 2005-10-13 | Yamaha Corp | 半導体ウェーハ及びその製造方法 |
| US8008127B2 (en) | 2004-03-29 | 2011-08-30 | Yamaha Corporation | Method of fabricating an integrated circuit having a multi-layer structure with a seal ring |
| KR100672728B1 (ko) * | 2005-07-12 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| CN106531628A (zh) * | 2016-11-09 | 2017-03-22 | 上海华力微电子有限公司 | 一种集成离子刻蚀划片槽和密封环的制造方法 |
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