KR970007114B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

내용없음

Description

반도체 소자 제조 방법
제1도 내지 제5도는 본 발명을 구체화하는 공정에 대한 공정 흐름 단계의 단면도.
제6도 종래 기술의 공정에 따라 계발된 반도체 소자의 일부분에 대한 단면도.
제7도는 본 발명을 구체화하는 공정에 따라 계발된 반도체 소자의 일 부분에 대한 단면도.
제8도는 본 발명을 구체화하는 공정에 따라 계발된 반도체 소자의 일 부분에 대한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 20, 30, 40 : 반도체 소자 11, 24, 25, 46 : 금속층
12, 21, 33, 41, 42, 43 : 스핀-온 유리층(spin-on glass layer)
13 : 포토레지스트 층(photoresist layer) 16 : 표피층(skin layer)
22, 23, 44, 45, 47 : CVD층(chemical vapor deposition layer)
32 : CVD 산화층 35, 49 : 상부 금속층
48 : 탄소를 함유하지 않은 표피층
(발명의 배경)
본 발명은 일반적으로 반도체 처리에 관한 것이며, 특히 두꺼운 막 스핀-온 유리(spin-on glass ; SOG)를 사용한 반도체 처리에 관한 것이다.
스핀-온 유리를 사용하는 것은 반도체 처리 방법에 잘 알려져 있지만, 사용할 수 있는 두께가 제한되어 있다. 최근에 스핀-온 유리에 사용된 최대 두께는 대략 2000 옹스트롬이다. 상기의 것보다 두꺼운 막을 사용하면 유리층이 상당한 응력을 받게 되어, 처리하는 동안 균열을 유발시키게 된다. 유리층을 보다 두껍게 하면, 상기 층은 화학 증착(CVD)산화물로 분리된 복수 층으로 되고 만다. 복수 층을 사용하는 경우에도 최대 두께는 4000옹스트롬이거나, 또는 CVD 층으로 각각 분리된 2000옹스트롬의 2개
그러므로, 본 발명의 목적은 상기 결함을 해소한 반도체를 형성하는 공정을 제공하는데 있다.
본 발명은 또 다른 목적은 반도체 처리에 있어서 두꺼운 막을 사용 가능하게 하는 스핀-온 유리를 사용하는 공정을 제공하는데 있다.
본 발명은 또 다른 목적은 반도체 처리에 있어서 3층 이상의 유리를 사용케 하는 스핀-온 유리를 사용하는 공정을 제공하는데 있다.
본 발명의 상기와 다른 목적 및 장점은 본 명세서에 기술된 공정에 의해 제공된다.
(발명의 개요)
본 발명의 특정 실시예는 RIE(반응성 이온 에칭 ; Reactive Ion Etching) 또는 다운스트림, 플라즈마 에칭 기구와 같은 방향성 에칭 공정과 함께 탄소 함유 스핀-온 유리를 이용하는 것으로 이루어졌다.
포토레지스트(photoresist)층이 스핀-온 유리의 표면으로부터 에칭될 시에, 이산화 실리콘의 보호 표피층이 스핀-온 유리의 표면상에 현상된다. 상기 표피층이 스핀-온 유리의 표면 부분으로부터 탄소를 제거한 결과이다. 표피층은 스핀-온 유리의 나머지 부분을 보호하고, 탄소를 소정 위치에 방치함과 함께 더욱 강한 균열 방지 유리층을 제공하는 역할을 한다.
(도면의 상세한 설명)
먼저, 제1도 내지 제5도를 참조하면, 본 발명을 실시하는 반도체 처리 방법의 공정 흐름 단계의 단면도가 도시되어 있다. 제1도에 있어서, 반도체 소자(10)의 상부층(들)은 금속층(11), 탄소 함유 스핀-온 유리층(12), 포토레지스트 층(13)을 갖는 것이 도시되어 있다. 스핀-온 유리층(12)의 두께는 최대 약 10,000옹스트롬이다.
다음에, 포토레지스트 층(13)은 마스크 되고 현상되어 그곳에 개구(14)를 형성한다. 그 다음에, 포토레지스트 층(13)은 마스크로서 사용되고, 한편, 하부 층의 스핀-온 유리층(12)이 에칭된다. 상기 에칭은 노출된 유리를, 나머지 유리를 손상시킴이 없이 에칭하는 불소와 같은 형식의 것이다. 제3도에 도시된 바와 같이, 에칭 공정은 층(12)에 바이어스 또는 유사한 개구(15)를 형성한다.
일단, 바이어스(15)가 형성되면, 나머지 포토레지스트(13)는 제거되어야 한다. 표준 배럴 애숴(stan-dard barrel asher)에 있어서, 포토레지스트(13)는 산소를 사용하여 제거된다. 상기는 스핀-온 유리층(12)의 탄소의 상당 부분을 또한 제거케 되어 역효과를 갖는다. 탄소를 함유하지 않은 스핀-온 유리층(12)은 큰 응력을 받게 되어 쉽게 균열되고, 이것은 바람직하지 않은 특징이다.
균열의 문제점을 해서하기 위하여, RIE 형식의 에칭이 이용된다. RIE 에칭도 에칭 처리를 수행하도록 산소 또는 다른 가스를 사용하나, RIE에서 에칭은 방향성 형식의 에칭(a directional type etching)이다. 상기 스핀-온 유리층(12)의 표면에 막 표피층(a thin skin layer)(16)을 형성하는데 사용된다. 상기 표피층(16)은 이산화(SiO2)실리콘의 망상 조직(network)을 형성하는 유리 표면의 탄소를 제거함으로서 형성된다. 표피층(16)은 유리(12)의 하부층 부분을 보호하여 탄소를 그대로 방치하는 역할을 한다.
대안적으로, 산소 및 탄화 불소 가스의 혼합물을 이용하는 하향(downstream) 에칭 기구를 사용하여 탄소 함유 스핀-온 유리층을 손상시킴이 없이 포토레지스트를 제거할 수 있다. 상기에 에칭 공정 동안에 SiO2의 보호 표피층이 형성되는 상기와 같은 방식으로 달성된다.
이제, 제5도를 참조하면, 반도체(10)의 일부분의 상부층은 표피층(16)의 표면상에 배치된 부가 금속층(17)을 갖는 것이 도시되어 있다. 상기 금속은 바이어스(15)를 또한 채우고 금속층(11 및 17)간을 상호 접속시킨다.
이제, 제6도를 참조하면, 반도체(20)의 일부분의 대한 종래의 기술의 상부층이 도시되어 있다. 반도체(20)의 상부층은 CVD의 2개의 층(22 및 23)간에 배치된 스핀-온 유리층(12)을 가진 종래의 것을 도시하고 있다. CVD층(22 및 23)은 금속층(24 및 25)을 유리층(21)에 결합시키는데 사용된다. 이것들은 종래의 기술에서 유리(21) 및 금속층(24 및 25)간의 빈약한 점착력 때문에 요구된다.
본 발명을 구체화하는 공정에선 CVD 산화물의 적어도 하나의 층의 필요성을 제거할 수 있다. 제7도에 도시된 바와 같이, 반도체 소자(30)의 일부분은 제1금속층(31), CVD 산화물층(32), 및 탄소 함유 스핀-온 유리층(33)을 갖는 것이 도시되어 있다. 처리 시의 상기 단계에서, 포토레지스트는 제거되어지므로, 표피층(34)이 유리(33)의 표면상에 형성된다. 상기 표피층(34)은 유리(33)를 상부 금속층(35)에 보다 좋게 결합시키므로, 종래의 기술에서 요구된 바와 같이 제2CVD층의 필요성은 무시된다.
대안적으로, 상기 공정은 프리메탈 층으로서 사용될 수 있다. 프리메탈(premetal) 층으로서, 층(31)은 반도체(30)의 임의의 프리메탈 기판층으로 된다. 다음에, 층(32 및 33)은 이미 기술된 바와 같이 배치된다. 하부층(31)에 바이어스 또는 그와 유사한 것을 오프닝 할 시에, RIE 또는 하향 에칭 동안 표피층(34)이 형성된다. 그 다음에, 제1금속층(35)이 배치되어 기판(31)의 프리오믹(preohmic)부분과 접촉한다.
이제, 제8도를 참조하면 반도체 소자(40)의 일부분은 2층 이상의 스핀-온 유리층을 갖는 것이 도시되어 있다. 종래의 기술에 있어서, 처리 때문에, 어떤 형의 일관성을 얻을 수 있는 유리의 최대 층수는 2000 옹스트롬 유리의 2층이다. 제8도에 도시된 바와 같이, 탄소 함유 스핀-온 유리의 3층(41, 42, 및 43)이 도시되어 있다. 유리층(41 및 42)은 CVD 층(45)에 의해 결합되고 ; 유리층(42 및 43)은 CVD층(45)에 의해 결합된다. 그 다음에 하부 유리층(41)은 제3CVD 층(47)에 의해서 금속층(46)에 결합된다. 도시된 바와 같이, 포토레지스트 층은 이미 제거되어져 있어 유리(43)의 표면에서 탄소를 함유하지 않은 표피층(43)은 남아 있다. 그 다음에, 상부 금속층(49)은 표피층(48)의 표면상에 배치된다. 이것에 의해 금속층간에 이미 이용 가능한 4000 옹스트롬에 대하여 최대 30,000 옹스트롬의 유리가 얻어진다. 여기서, 본 공정은 3층의 유리층에 제한되지 않고 보다 많은 층을 포함할 수 있다는 것이 주목될 것이다.
상기에 더하여, CVD 층(44 및 45)을 제거하고, 유리층(41, 42, 및 43)을 서로 직접 접촉시킬 수 있는 것도 가능하다. 이것도 표피층(48)의 보호에 기인하여 가능케 된다. 하부층을 보호함으로서, 탄소가 대부분 유리 속에 남아 있고, 충돌간의 응력이 없는 개선된 접합이 가능케 된다. 탄소가 없으면, 각 층이 보다 좋게 접합 되지 않고 CVD 층이 필요하게 된다.

Claims (3)

  1. 기판(11)을 준비하는 단계와, 상기 기판의 표면상에 탄소 함유 스핀-온 유리의 제1층(12)을 용착하는 단계와, 상기 탄소 함유 스핀-온 유리의 제1층의 표면상에 포토레지스트 층(13)을 용착하는 단계와, 상기 포토레지스트를 마스크 하여 현상하는 단계와, 상기 포토레지스트에 의해 한정된 영역(14)에서 상기 탄소 함유 스핀-온 유리의 제1층을 통하여(15) 상기 기판까지 에칭하는 단계와, 방향성 에칭 기구를 이용하여 상기 포토레지스트의 층(13)을 제거하는 단계와, 상기 탄소 함유 스핀-온 유리의 제1층의 상부 부분으로부터 탄소 원소를 제거함으로서, 상기 탄소 함유 스핀-온 유리의 제1층(13)상에 표피층(16)을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 금속 기판(31)을 준비하는 단계와, 상기 금속 기판(31)의 표면상에 화학 증착 산화물의 제1층(32)을 용착하는 단계와, 상기 화학 증착 산화물의 제1층의 표면상에 탄소 함유 스핀-온 유리의 제1층(13)을 용착하는 단계와, 상기 탄소 함유 스핀-온 유리의 제1층의 표면상에 포토레지스트의 층을 용착하는 단계와, 상기 포토레지스트를 마스크 하여 현상하는 단계와, 상기 포토레지스트에 의해 한정된 영역에서 상기 탄소 함유 스핀-온 유리의 제1층을 통하여 상기 기판까지 에칭하는 단계와, 방향성 에칭 기구를 이용하여 상기 포토레지스트의 층을 제거하는 단계와, 상기 탄소 함유 스핀-온 유리의 제1층의 상부 부분으로부터 탄소 원소를 제거함으로서, 상기 탄소 함유 스핀-온 유리의 제1층상에 표피층(34)을 형성하는 단계와, 상기 표피층(34)상에 금속층(35)을 용착하는 단계를 포함하는 반도체 소자 제조 방법.
  3. 금속 기판(31)을 준비하는 단계와, 상기 금속 기판의 표면상에 화학 증착 산화물의 제1층(47)을 용착하는 단계와, 상기 화학 증착 산화물의 제1층의 표면상에 탄소 함유 스핀-온 유리의 제1층(41)을 용착하는 단계와, 상기 탄소 함유 스핀-온 유리의 제1층에 화학 증착 산화물의 제2층(44)을 용착하는 단계와, 상기 화학 증착 산화물의 제2층상에 상기 탄소 함유 스핀-온 유리의 제2층(42)을 용착하는 단계와, 상기 탄소 함유 스핀-온 유리의 제2층에 화학 증착 산화물의 제3층(45)을 용착하는 단계와, 상기 화학 증착 산화물의 제3층상에 상기 탄소 함유 스핀-온 유리의 제3층(43)을 용착하는 단계와, 상기 탄소 함유 스핀-온 유리의 제3층에 표면상에 포토레지스트의 층을 용착하는 단계와, 상기 포토레지스트를 마스크 하여 현상하는 단계와, 상기 포토레지스트에 의해 한정된 영역에서 상기 탄소 함유 스핀-온 유리의 제1, 제2 및 제3층과, 상기 화학 증착 산화물의 제1, 제2 및 제3층을 에칭하는 단계와, 하향 에칭 기구를 이용하여 상기 포토레지스트의 층을 제거하는 단계와, 상기 탄소 함유 스핀-온 유리의 제3층의 상부 부분으로부터 탄소 원소를 제거함으로서 상기 탄소 함유 스핀-온 유리의 제3층(43)상에 표피층(48)을 형성하는 단계와, 상기 탄소 함유 스핀-온 유리의 제3층의 상기 상부 표피 상에 금속층을 용착하는 단계를 포함하는 반도체 소자 제조 방법.
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