JPS61256727A - ドライエツチング方法 - Google Patents
ドライエツチング方法Info
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- JPS61256727A JPS61256727A JP9908485A JP9908485A JPS61256727A JP S61256727 A JPS61256727 A JP S61256727A JP 9908485 A JP9908485 A JP 9908485A JP 9908485 A JP9908485 A JP 9908485A JP S61256727 A JPS61256727 A JP S61256727A
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- 238000001312 dry etching Methods 0.000 title claims abstract description 12
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はドライエツチング方法に関するものであって、
Ｓｉ３Ｎ、膜をエツチングするのに用いて最適なもので
ある。
Ｓｉ３Ｎ、膜をエツチングするのに用いて最適なもので
ある。
本発明は、ドライエツチング方法において、ＣＨＦ３
（三弗化メタン）とＯｔ （酸素）とＣｔＦｂ （六
弗化エタン）との混合ガスをエツチングガスとして用い
ることにより、被エツチング物のエツチング速度の面内
均一性を高くすることを可能にしたものである。
（三弗化メタン）とＯｔ （酸素）とＣｔＦｂ （六
弗化エタン）との混合ガスをエツチングガスとして用い
ることにより、被エツチング物のエツチング速度の面内
均一性を高くすることを可能にしたものである。
従来、例えばＳｉ３Ｎ４膜をＲＩＥ等のドライエツチン
グ法によりエツチングする際のエツチングガスとして、
Ｃｔｌｈと０２との混合ガスが用いられている。
グ法によりエツチングする際のエツチングガスとして、
Ｃｔｌｈと０２との混合ガスが用いられている。
しかしながら、このＣＩ（Ｆ、と０□との混合ガスをエ
ツチングガスとして用いた場合、第２Ａ図、第４Ａ図及
び第４Ｂ図に示すように、Ｓｉ基板１の面内における５
ｉＪ４膜のエツチング速度のばらつきが極めて大きく、
しかもエツチングの再現性も悪いという欠点があった。
ツチングガスとして用いた場合、第２Ａ図、第４Ａ図及
び第４Ｂ図に示すように、Ｓｉ基板１の面内における５
ｉＪ４膜のエツチング速度のばらつきが極めて大きく、
しかもエツチングの再現性も悪いという欠点があった。
なお第４Ａ図及び第４Ｂ図は、ＣＨＦ ｚ、Ｏｔの流量
をそれぞれ５Ｑｓｃｃｍ、５ｓｃｃ＋ｗとした場合のデ
ータである。
をそれぞれ５Ｑｓｃｃｍ、５ｓｃｃ＋ｗとした場合のデ
ータである。
本発明は、従来技術が有する上述のような欠点を是正し
たドライエツチング方法を提供することを目的とする。
たドライエツチング方法を提供することを目的とする。
Ｃ問題点を解決するための手段〕
本発明に係るドライエツチング方法は、ＣＨＦ３と０□
とＣＺＦ、との混合ガスをエツチングガスとして用いて
いる。
とＣＺＦ、との混合ガスをエツチングガスとして用いて
いる。
以下本発明に係るドライエツチング方法を二層配線の形
成に適用した一実施例につき図面を参照しながら説明す
る。
成に適用した一実施例につき図面を参照しながら説明す
る。
第１Ａ図に示すように、まずＳｉ基板ｌの表面に形成さ
れたＳｉＯ□膜２上に例えばＡＩから成る下層配線３を
形成し、次いでプラズマＣＶＤ法により全面に例えば膜
厚１０００人のＳｉ３Ｎ、膜４を被着形成した後、この
Ｓｉ３Ｎ４膜４上にＣＶＤ法により例えば膜厚８０００
人のＰＳＧＳｂＯ２着形成する。これらのＳｉ３Ｎ４膜
４及びＰＳＧＳｂＯ２間絶縁膜を構成する。なおこの状
態においては、下層配線３に対する眉間絶縁膜のステッ
プカバレッジは一般に良好でない。
れたＳｉＯ□膜２上に例えばＡＩから成る下層配線３を
形成し、次いでプラズマＣＶＤ法により全面に例えば膜
厚１０００人のＳｉ３Ｎ、膜４を被着形成した後、この
Ｓｉ３Ｎ４膜４上にＣＶＤ法により例えば膜厚８０００
人のＰＳＧＳｂＯ２着形成する。これらのＳｉ３Ｎ４膜
４及びＰＳＧＳｂＯ２間絶縁膜を構成する。なおこの状
態においては、下層配線３に対する眉間絶縁膜のステッ
プカバレッジは一般に良好でない。
次に第１Ｂ図に示すように、ＰＳＧ膜５上にプラズマＣ
ＶＤ法により膜厚３０００〜１００００人程度のＳｉＪ
＜膜６を被着形成する。
ＶＤ法により膜厚３０００〜１００００人程度のＳｉＪ
＜膜６を被着形成する。
次にＣＨＦ３と０□とＣ２Ｆ６との混合ガス（各ガスの
流量はそれぞれ２０ｓｃｃａ＋、１０ｓｃｃｍ、 ２０
ｓｃｃｍ）をエツチングガスとして用いた反応性イオン
エツチング（ＲＩ Ｅ）法によりＳｉ３Ｎ、膜６を基板
表面と垂直方向に異方性エツチングすることにより、第
１Ｃ図に示すように、ＰＳＧＳｂＯ２差部５ａにのみＳ
ｉＪ、膜６ａを残す。
流量はそれぞれ２０ｓｃｃａ＋、１０ｓｃｃｍ、 ２０
ｓｃｃｍ）をエツチングガスとして用いた反応性イオン
エツチング（ＲＩ Ｅ）法によりＳｉ３Ｎ、膜６を基板
表面と垂直方向に異方性エツチングすることにより、第
１Ｃ図に示すように、ＰＳＧＳｂＯ２差部５ａにのみＳ
ｉＪ、膜６ａを残す。
この後、第１Ｄ図に示すように、ＰＳＧ膜５上に上層配
線７を形成して、目的とする二層配線を完成させる。
線７を形成して、目的とする二層配線を完成させる。
この実施例によれば次のような利点がある。すなわち、
ＰＳＧ膜５上に形成したＳｉ３Ｎ、膜６をＣＨＦ、と０
□とＣ，Ｆ、との混合ガスをエツチングガスとして用い
たＲＩＥ法により全面エツチングしているので、第２Ａ
図〜第２Ｃ図に示すように、基板面内における５ｉＪ４
膜６のエツチング速度のばらつきは約８％以下と従来に
比べて極めて小さくなっている。しかもバッチ間でのエ
ツチングの再現性も極めて良好である。このため、Ｒｒ
Ｅによる全面エツチング後においては、ＰＳＧＳｂＯ２
差部５ａの至る所均−にしかも再現性良（Ｓｉ。
ＰＳＧ膜５上に形成したＳｉ３Ｎ、膜６をＣＨＦ、と０
□とＣ，Ｆ、との混合ガスをエツチングガスとして用い
たＲＩＥ法により全面エツチングしているので、第２Ａ
図〜第２Ｃ図に示すように、基板面内における５ｉＪ４
膜６のエツチング速度のばらつきは約８％以下と従来に
比べて極めて小さくなっている。しかもバッチ間でのエ
ツチングの再現性も極めて良好である。このため、Ｒｒ
Ｅによる全面エツチング後においては、ＰＳＧＳｂＯ２
差部５ａの至る所均−にしかも再現性良（Ｓｉ。
Ｎ４膜６ａを残すことができる結果、ステップカバレッ
ジを極めて良好にすることができる。従って、ＰＳＧＳ
ｂＯ２差部５ａでの配線間ショートや段切れによる配線
のオープンを生ずることなく上層配線７を形成すること
ができる。
ジを極めて良好にすることができる。従って、ＰＳＧＳ
ｂＯ２差部５ａでの配線間ショートや段切れによる配線
のオープンを生ずることなく上層配線７を形成すること
ができる。
以上本発明の実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
例えば、上述の実施例においては、ＲＩＥによる５ｉＪ
４膜６の異方性エツチングの際にＰＳＧＳｂＯ２差部５
ａにのみ５ｉＪａ膜６ａを残しているが、必要に応じて
この５ｉＪ４膜６ａも完全に除去されるまで異方性エツ
チングを行ってもよい。この場合には、５ｉＪｎ膜６の
エツチング速度とＰＳＧＳｂＯ２ツチング速度とが同程
度であるため、第３図に示すようにＰＳＧＳｂＯ２面形
状をなだらかにすることができるので、上述の実施例と
同様に上層配線７を良好に形成することが可能である。
４膜６の異方性エツチングの際にＰＳＧＳｂＯ２差部５
ａにのみ５ｉＪａ膜６ａを残しているが、必要に応じて
この５ｉＪ４膜６ａも完全に除去されるまで異方性エツ
チングを行ってもよい。この場合には、５ｉＪｎ膜６の
エツチング速度とＰＳＧＳｂＯ２ツチング速度とが同程
度であるため、第３図に示すようにＰＳＧＳｂＯ２面形
状をなだらかにすることができるので、上述の実施例と
同様に上層配線７を良好に形成することが可能である。
また上述の実施例において用いたＣＨＦ３．０２、Ｃ２
Ｆ、の各ガスの流量やそれらの流量比は必要に応じて変
更可能である。同様に、Ｓｔ、Ｎ、膜４，６及びＰＳＧ
ＳｂＯ２厚も必要に応じて変更可能である。なお５ｔＪ
４膜４は、／ｌのヒロック抑制のためのものであり、必
要に応じて省略可能である。
Ｆ、の各ガスの流量やそれらの流量比は必要に応じて変
更可能である。同様に、Ｓｔ、Ｎ、膜４，６及びＰＳＧ
ＳｂＯ２厚も必要に応じて変更可能である。なお５ｔＪ
４膜４は、／ｌのヒロック抑制のためのものであり、必
要に応じて省略可能である。
なお上述の実施例においては本発明をＳｉ、Ｎ、膜６の
エツチングに適用した場合につき説明したが、Ｓｉ０ｇ
膜、ＰＳＧ膜、Ａｓ５Ｇ膜等のエツチングに本発明を適
用することも可能である。またＲＩＥ以外のドライエツ
チングに本発明を適用することも可能である。
エツチングに適用した場合につき説明したが、Ｓｉ０ｇ
膜、ＰＳＧ膜、Ａｓ５Ｇ膜等のエツチングに本発明を適
用することも可能である。またＲＩＥ以外のドライエツ
チングに本発明を適用することも可能である。
本発明に係るドライエツチング方法によれば、ＣＨＦ、
と０２とＣ２Ｆ、との混合ガスをエソチングガスとして
用いているので、被エツチング物のエツチング速度の面
内均一性を良好にすることができると共に、エツチング
の再現性を良好にすることが可能である。
と０２とＣ２Ｆ、との混合ガスをエソチングガスとして
用いているので、被エツチング物のエツチング速度の面
内均一性を良好にすることができると共に、エツチング
の再現性を良好にすることが可能である。
第１Ａ図〜第１Ｄ図は本発明を二層配線の形成に適用し
た一実施例を工程順に示す断面図、第２Ａ図はＳｉ基板
を示す平面図、第２Ｂ図及び第２Ｃ図はＣ）ＩＦ：ｌと
０□とＣ２Ｆ、との混合ガスをエツチングガスとして用
いた場合の基板の面内における５ｉｓＮａ膜のエツチン
グ速度の分布を示すグラフ、第３図 はＰＳＧ膜上のＳ
ｉ３Ｎ、膜を完全に除去した本発明の変形例を示す断面
図、第４Ａ図及び第４Ｂ図はＣＨＦ ：ｌと０２との混
合ガスをエツチングガスとして用いた従来の場合の基板
の面内における５ｉＪ４膜のエツチング速度の分布を示
すグラフである。 なお図面に用いた符号において、 １−−−−−−・−・−一−−−−・Ｓｉ基板３〜−−
−〜−−−−−−−−−−−−−下層配線４ 、 ６−
−−−−−− Ｓ ｉ ３ Ｎ ４膜５−・−・−・−
・−・−・ｐｓｃ膜 ７−・−・・・−・−−一一一上層配線である。
た一実施例を工程順に示す断面図、第２Ａ図はＳｉ基板
を示す平面図、第２Ｂ図及び第２Ｃ図はＣ）ＩＦ：ｌと
０□とＣ２Ｆ、との混合ガスをエツチングガスとして用
いた場合の基板の面内における５ｉｓＮａ膜のエツチン
グ速度の分布を示すグラフ、第３図 はＰＳＧ膜上のＳ
ｉ３Ｎ、膜を完全に除去した本発明の変形例を示す断面
図、第４Ａ図及び第４Ｂ図はＣＨＦ ：ｌと０２との混
合ガスをエツチングガスとして用いた従来の場合の基板
の面内における５ｉＪ４膜のエツチング速度の分布を示
すグラフである。 なお図面に用いた符号において、 １−−−−−−・−・−一−−−−・Ｓｉ基板３〜−−
−〜−−−−−−−−−−−−−下層配線４ 、 ６−
−−−−−− Ｓ ｉ ３ Ｎ ４膜５−・−・−・−
・−・−・ｐｓｃ膜 ７−・−・・・−・−−一一一上層配線である。
Claims (1)
- ＣＨＦ＿３とＯ＿２とＣ＿２Ｆ＿６との混合ガスをエ
ッチングガスとして用いることを特徴とするドライエッ
チング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099084A JPH0722152B2 (ja) | 1985-05-10 | 1985-05-10 | ドライエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099084A JPH0722152B2 (ja) | 1985-05-10 | 1985-05-10 | ドライエツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256727A true JPS61256727A (ja) | 1986-11-14 |
| JPH0722152B2 JPH0722152B2 (ja) | 1995-03-08 |
Family
ID=14238040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60099084A Expired - Lifetime JPH0722152B2 (ja) | 1985-05-10 | 1985-05-10 | ドライエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722152B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5302236A (en) * | 1990-10-19 | 1994-04-12 | Tokyo Electron Limited | Method of etching object to be processed including oxide or nitride portion |
| US5346585A (en) * | 1993-04-20 | 1994-09-13 | Micron Semiconductor, Inc. | Use of a faceted etch process to eliminate stringers |
| US6348158B1 (en) | 1998-07-23 | 2002-02-19 | Nec Corporation | Plasma processing with energy supplied |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214434A (ja) * | 1985-03-19 | 1986-09-24 | Tokyo Denshi Kagaku Kk | 有機膜の除去方法 |
-
1985
- 1985-05-10 JP JP60099084A patent/JPH0722152B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214434A (ja) * | 1985-03-19 | 1986-09-24 | Tokyo Denshi Kagaku Kk | 有機膜の除去方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5302236A (en) * | 1990-10-19 | 1994-04-12 | Tokyo Electron Limited | Method of etching object to be processed including oxide or nitride portion |
| US5346585A (en) * | 1993-04-20 | 1994-09-13 | Micron Semiconductor, Inc. | Use of a faceted etch process to eliminate stringers |
| US6348158B1 (en) | 1998-07-23 | 2002-02-19 | Nec Corporation | Plasma processing with energy supplied |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722152B2 (ja) | 1995-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |