JPS61256727A - ドライエツチング方法 - Google Patents
ドライエツチング方法Info
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- JPS61256727A JPS61256727A JP9908485A JP9908485A JPS61256727A JP S61256727 A JPS61256727 A JP S61256727A JP 9908485 A JP9908485 A JP 9908485A JP 9908485 A JP9908485 A JP 9908485A JP S61256727 A JPS61256727 A JP S61256727A
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- 238000001312 dry etching Methods 0.000 title claims abstract description 12
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はドライエツチング方法に関するものであって、
Si3N、膜をエツチングするのに用いて最適なもので
ある。
Si3N、膜をエツチングするのに用いて最適なもので
ある。
本発明は、ドライエツチング方法において、CHF3
(三弗化メタン)とOt (酸素)とCtFb (六
弗化エタン)との混合ガスをエツチングガスとして用い
ることにより、被エツチング物のエツチング速度の面内
均一性を高くすることを可能にしたものである。
(三弗化メタン)とOt (酸素)とCtFb (六
弗化エタン)との混合ガスをエツチングガスとして用い
ることにより、被エツチング物のエツチング速度の面内
均一性を高くすることを可能にしたものである。
従来、例えばSi3N4膜をRIE等のドライエツチン
グ法によりエツチングする際のエツチングガスとして、
Ctlhと02との混合ガスが用いられている。
グ法によりエツチングする際のエツチングガスとして、
Ctlhと02との混合ガスが用いられている。
しかしながら、このCI(F、と0□との混合ガスをエ
ツチングガスとして用いた場合、第2A図、第4A図及
び第4B図に示すように、Si基板1の面内における5
iJ4膜のエツチング速度のばらつきが極めて大きく、
しかもエツチングの再現性も悪いという欠点があった。
ツチングガスとして用いた場合、第2A図、第4A図及
び第4B図に示すように、Si基板1の面内における5
iJ4膜のエツチング速度のばらつきが極めて大きく、
しかもエツチングの再現性も悪いという欠点があった。
なお第4A図及び第4B図は、CHF z、Otの流量
をそれぞれ5Qsccm、5scc+wとした場合のデ
ータである。
をそれぞれ5Qsccm、5scc+wとした場合のデ
ータである。
本発明は、従来技術が有する上述のような欠点を是正し
たドライエツチング方法を提供することを目的とする。
たドライエツチング方法を提供することを目的とする。
C問題点を解決するための手段〕
本発明に係るドライエツチング方法は、CHF3と0□
とCZF、との混合ガスをエツチングガスとして用いて
いる。
とCZF、との混合ガスをエツチングガスとして用いて
いる。
以下本発明に係るドライエツチング方法を二層配線の形
成に適用した一実施例につき図面を参照しながら説明す
る。
成に適用した一実施例につき図面を参照しながら説明す
る。
第1A図に示すように、まずSi基板lの表面に形成さ
れたSiO□膜2上に例えばAIから成る下層配線3を
形成し、次いでプラズマCVD法により全面に例えば膜
厚1000人のSi3N、膜4を被着形成した後、この
Si3N4膜4上にCVD法により例えば膜厚8000
人のPSGSbO2着形成する。これらのSi3N4膜
4及びPSGSbO2間絶縁膜を構成する。なおこの状
態においては、下層配線3に対する眉間絶縁膜のステッ
プカバレッジは一般に良好でない。
れたSiO□膜2上に例えばAIから成る下層配線3を
形成し、次いでプラズマCVD法により全面に例えば膜
厚1000人のSi3N、膜4を被着形成した後、この
Si3N4膜4上にCVD法により例えば膜厚8000
人のPSGSbO2着形成する。これらのSi3N4膜
4及びPSGSbO2間絶縁膜を構成する。なおこの状
態においては、下層配線3に対する眉間絶縁膜のステッ
プカバレッジは一般に良好でない。
次に第1B図に示すように、PSG膜5上にプラズマC
VD法により膜厚3000〜10000人程度のSiJ
<膜6を被着形成する。
VD法により膜厚3000〜10000人程度のSiJ
<膜6を被着形成する。
次にCHF3と0□とC2F6との混合ガス(各ガスの
流量はそれぞれ20scca+、10sccm、 20
sccm)をエツチングガスとして用いた反応性イオン
エツチング(RI E)法によりSi3N、膜6を基板
表面と垂直方向に異方性エツチングすることにより、第
1C図に示すように、PSGSbO2差部5aにのみS
iJ、膜6aを残す。
流量はそれぞれ20scca+、10sccm、 20
sccm)をエツチングガスとして用いた反応性イオン
エツチング(RI E)法によりSi3N、膜6を基板
表面と垂直方向に異方性エツチングすることにより、第
1C図に示すように、PSGSbO2差部5aにのみS
iJ、膜6aを残す。
この後、第1D図に示すように、PSG膜5上に上層配
線7を形成して、目的とする二層配線を完成させる。
線7を形成して、目的とする二層配線を完成させる。
この実施例によれば次のような利点がある。すなわち、
PSG膜5上に形成したSi3N、膜6をCHF、と0
□とC,F、との混合ガスをエツチングガスとして用い
たRIE法により全面エツチングしているので、第2A
図〜第2C図に示すように、基板面内における5iJ4
膜6のエツチング速度のばらつきは約8%以下と従来に
比べて極めて小さくなっている。しかもバッチ間でのエ
ツチングの再現性も極めて良好である。このため、Rr
Eによる全面エツチング後においては、PSGSbO2
差部5aの至る所均−にしかも再現性良(Si。
PSG膜5上に形成したSi3N、膜6をCHF、と0
□とC,F、との混合ガスをエツチングガスとして用い
たRIE法により全面エツチングしているので、第2A
図〜第2C図に示すように、基板面内における5iJ4
膜6のエツチング速度のばらつきは約8%以下と従来に
比べて極めて小さくなっている。しかもバッチ間でのエ
ツチングの再現性も極めて良好である。このため、Rr
Eによる全面エツチング後においては、PSGSbO2
差部5aの至る所均−にしかも再現性良(Si。
N4膜6aを残すことができる結果、ステップカバレッ
ジを極めて良好にすることができる。従って、PSGS
bO2差部5aでの配線間ショートや段切れによる配線
のオープンを生ずることなく上層配線7を形成すること
ができる。
ジを極めて良好にすることができる。従って、PSGS
bO2差部5aでの配線間ショートや段切れによる配線
のオープンを生ずることなく上層配線7を形成すること
ができる。
以上本発明の実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
例えば、上述の実施例においては、RIEによる5iJ
4膜6の異方性エツチングの際にPSGSbO2差部5
aにのみ5iJa膜6aを残しているが、必要に応じて
この5iJ4膜6aも完全に除去されるまで異方性エツ
チングを行ってもよい。この場合には、5iJn膜6の
エツチング速度とPSGSbO2ツチング速度とが同程
度であるため、第3図に示すようにPSGSbO2面形
状をなだらかにすることができるので、上述の実施例と
同様に上層配線7を良好に形成することが可能である。
4膜6の異方性エツチングの際にPSGSbO2差部5
aにのみ5iJa膜6aを残しているが、必要に応じて
この5iJ4膜6aも完全に除去されるまで異方性エツ
チングを行ってもよい。この場合には、5iJn膜6の
エツチング速度とPSGSbO2ツチング速度とが同程
度であるため、第3図に示すようにPSGSbO2面形
状をなだらかにすることができるので、上述の実施例と
同様に上層配線7を良好に形成することが可能である。
また上述の実施例において用いたCHF3.02、C2
F、の各ガスの流量やそれらの流量比は必要に応じて変
更可能である。同様に、St、N、膜4,6及びPSG
SbO2厚も必要に応じて変更可能である。なお5tJ
4膜4は、/lのヒロック抑制のためのものであり、必
要に応じて省略可能である。
F、の各ガスの流量やそれらの流量比は必要に応じて変
更可能である。同様に、St、N、膜4,6及びPSG
SbO2厚も必要に応じて変更可能である。なお5tJ
4膜4は、/lのヒロック抑制のためのものであり、必
要に応じて省略可能である。
なお上述の実施例においては本発明をSi、N、膜6の
エツチングに適用した場合につき説明したが、Si0g
膜、PSG膜、As5G膜等のエツチングに本発明を適
用することも可能である。またRIE以外のドライエツ
チングに本発明を適用することも可能である。
エツチングに適用した場合につき説明したが、Si0g
膜、PSG膜、As5G膜等のエツチングに本発明を適
用することも可能である。またRIE以外のドライエツ
チングに本発明を適用することも可能である。
本発明に係るドライエツチング方法によれば、CHF、
と02とC2F、との混合ガスをエソチングガスとして
用いているので、被エツチング物のエツチング速度の面
内均一性を良好にすることができると共に、エツチング
の再現性を良好にすることが可能である。
と02とC2F、との混合ガスをエソチングガスとして
用いているので、被エツチング物のエツチング速度の面
内均一性を良好にすることができると共に、エツチング
の再現性を良好にすることが可能である。
第1A図〜第1D図は本発明を二層配線の形成に適用し
た一実施例を工程順に示す断面図、第2A図はSi基板
を示す平面図、第2B図及び第2C図はC)IF:lと
0□とC2F、との混合ガスをエツチングガスとして用
いた場合の基板の面内における5isNa膜のエツチン
グ速度の分布を示すグラフ、第3図 はPSG膜上のS
i3N、膜を完全に除去した本発明の変形例を示す断面
図、第4A図及び第4B図はCHF :lと02との混
合ガスをエツチングガスとして用いた従来の場合の基板
の面内における5iJ4膜のエツチング速度の分布を示
すグラフである。 なお図面に用いた符号において、 1−−−−−−・−・−一−−−−・Si基板3〜−−
−〜−−−−−−−−−−−−−下層配線4 、 6−
−−−−−− S i 3 N 4膜5−・−・−・−
・−・−・psc膜 7−・−・・・−・−−一一一上層配線である。
た一実施例を工程順に示す断面図、第2A図はSi基板
を示す平面図、第2B図及び第2C図はC)IF:lと
0□とC2F、との混合ガスをエツチングガスとして用
いた場合の基板の面内における5isNa膜のエツチン
グ速度の分布を示すグラフ、第3図 はPSG膜上のS
i3N、膜を完全に除去した本発明の変形例を示す断面
図、第4A図及び第4B図はCHF :lと02との混
合ガスをエツチングガスとして用いた従来の場合の基板
の面内における5iJ4膜のエツチング速度の分布を示
すグラフである。 なお図面に用いた符号において、 1−−−−−−・−・−一−−−−・Si基板3〜−−
−〜−−−−−−−−−−−−−下層配線4 、 6−
−−−−−− S i 3 N 4膜5−・−・−・−
・−・−・psc膜 7−・−・・・−・−−一一一上層配線である。
Claims (1)
- CHF_3とO_2とC_2F_6との混合ガスをエ
ッチングガスとして用いることを特徴とするドライエッ
チング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60099084A JPH0722152B2 (ja) | 1985-05-10 | 1985-05-10 | ドライエツチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60099084A JPH0722152B2 (ja) | 1985-05-10 | 1985-05-10 | ドライエツチング方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61256727A true JPS61256727A (ja) | 1986-11-14 |
JPH0722152B2 JPH0722152B2 (ja) | 1995-03-08 |
Family
ID=14238040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60099084A Expired - Lifetime JPH0722152B2 (ja) | 1985-05-10 | 1985-05-10 | ドライエツチング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0722152B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5302236A (en) * | 1990-10-19 | 1994-04-12 | Tokyo Electron Limited | Method of etching object to be processed including oxide or nitride portion |
US5346585A (en) * | 1993-04-20 | 1994-09-13 | Micron Semiconductor, Inc. | Use of a faceted etch process to eliminate stringers |
US6348158B1 (en) | 1998-07-23 | 2002-02-19 | Nec Corporation | Plasma processing with energy supplied |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61214434A (ja) * | 1985-03-19 | 1986-09-24 | Tokyo Denshi Kagaku Kk | 有機膜の除去方法 |
-
1985
- 1985-05-10 JP JP60099084A patent/JPH0722152B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61214434A (ja) * | 1985-03-19 | 1986-09-24 | Tokyo Denshi Kagaku Kk | 有機膜の除去方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5302236A (en) * | 1990-10-19 | 1994-04-12 | Tokyo Electron Limited | Method of etching object to be processed including oxide or nitride portion |
US5346585A (en) * | 1993-04-20 | 1994-09-13 | Micron Semiconductor, Inc. | Use of a faceted etch process to eliminate stringers |
US6348158B1 (en) | 1998-07-23 | 2002-02-19 | Nec Corporation | Plasma processing with energy supplied |
Also Published As
Publication number | Publication date |
---|---|
JPH0722152B2 (ja) | 1995-03-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |