JPH0521430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0521430A JPH0521430A JP16856791A JP16856791A JPH0521430A JP H0521430 A JPH0521430 A JP H0521430A JP 16856791 A JP16856791 A JP 16856791A JP 16856791 A JP16856791 A JP 16856791A JP H0521430 A JPH0521430 A JP H0521430A
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- Japan
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- film
- wiring
- interconnection
- resist
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 レジスト剥離と同時に配線側面にテーパを形
成するに関し, レジスト剥離と配線側面のテーパ形成を
１工程で行う方法を提供し，プロセス中の汚染を低減
し，スループットを向上することを目的とする。 【構成】 半導体基板上に配線膜を被着し，該配線膜上
にパターニングされたレジスト膜を形成し，該レジスト
膜をマスクにして該配線膜をエッチングして配線を形成
し，該基板を減圧された不活性ガスと酸素の混合ガスの
励起雰囲気中に置き, 該レジストのアッシングと該配線
側面のテーパ形成を同時に行うように構成する。
成するに関し, レジスト剥離と配線側面のテーパ形成を
１工程で行う方法を提供し，プロセス中の汚染を低減
し，スループットを向上することを目的とする。 【構成】 半導体基板上に配線膜を被着し，該配線膜上
にパターニングされたレジスト膜を形成し，該レジスト
膜をマスクにして該配線膜をエッチングして配線を形成
し，該基板を減圧された不活性ガスと酸素の混合ガスの
励起雰囲気中に置き, 該レジストのアッシングと該配線
側面のテーパ形成を同時に行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特にレジスト剥離と同時に配線側面にテーパを形
成する方法に関する。
係り, 特にレジスト剥離と同時に配線側面にテーパを形
成する方法に関する。
【０００２】近年のLSI の高集積化に伴い配線幅が細く
なり, 現状の異方性ドライエッチングによるパターニン
グ後の配線の断面形状では層間絶縁膜をカバレージ良く
被覆することは困難となってきている。
なり, 現状の異方性ドライエッチングによるパターニン
グ後の配線の断面形状では層間絶縁膜をカバレージ良く
被覆することは困難となってきている。
【０００３】そのため, パターニングのためのエッチン
グ終了後, レジスト剥離を行い, アルゴン(Ar)ガスによ
るスパッタリングにより, アルミニウム(Al)配線の側面
にテーパを形成し，その上に層間絶縁膜をカバレージ良
く被覆する方法が行われている。
グ終了後, レジスト剥離を行い, アルゴン(Ar)ガスによ
るスパッタリングにより, アルミニウム(Al)配線の側面
にテーパを形成し，その上に層間絶縁膜をカバレージ良
く被覆する方法が行われている。
【０００４】しかしながら, 製造プロセス中の汚染を低
減し，スループットを上げ, コストを低減するために工
程数の低減が要求されている。本発明はこの要求を満た
した製法として利用できる。
減し，スループットを上げ, コストを低減するために工
程数の低減が要求されている。本発明はこの要求を満た
した製法として利用できる。
【０００５】
【従来の技術】従来は，層間絶縁膜をカバレージ良く被
覆するために, レジスト剥離とArスパッタリングの２工
程を必要としていた。
覆するために, レジスト剥離とArスパッタリングの２工
程を必要としていた。
【０００６】図２ (A)〜(D) は従来例を説明する断面図
である。図２(A) において，半導体基板１上に配線膜と
してAl膜を被着し，パターニングされたレジスト膜３を
マスクにしてAl膜を異方性エッチングしてAl配線２を形
成する。
である。図２(A) において，半導体基板１上に配線膜と
してAl膜を被着し，パターニングされたレジスト膜３を
マスクにしてAl膜を異方性エッチングしてAl配線２を形
成する。
【０００７】図２(B) において，剥離液または酸素アッ
シングによりレジスト膜３を剥離する。図２(C) におい
て，Arスパッタエッチングにより，基板表面のAl配線２
の側面にテーパを形成する。
シングによりレジスト膜３を剥離する。図２(C) におい
て，Arスパッタエッチングにより，基板表面のAl配線２
の側面にテーパを形成する。
【０００８】図２(D) において，Al配線２を覆って層間
絶縁膜として気相成長(CVD) による二酸化シリコン(SiO
2)膜４を成長する。
絶縁膜として気相成長(CVD) による二酸化シリコン(SiO
2)膜４を成長する。
【０００９】
【発明が解決しようとする課題】従来例では層間絶縁膜
をカバレージ良く被覆するために２工程を必要とし，工
程増に伴う塵の付着等の汚染やスループットの低下が問
題となていた。
をカバレージ良く被覆するために２工程を必要とし，工
程増に伴う塵の付着等の汚染やスループットの低下が問
題となていた。
【００１０】本発明はレジスト剥離と配線側面のテーパ
形成を１工程で行う方法を提供し，工程数を減らしてプ
ロセス中の汚染を低減し，スループットを向上すること
を目的とする。
形成を１工程で行う方法を提供し，工程数を減らしてプ
ロセス中の汚染を低減し，スループットを向上すること
を目的とする。
【００１１】
【課題を解決するための手段】上記課題の解決は，半導
体基板上に配線膜を被着し，該配線膜上にパターニング
されたレジスト膜を形成し，該レジスト膜をマスクにし
て該配線膜をエッチングして配線を形成する工程と，該
基板を減圧された不活性ガスと酸素の混合ガスの励起雰
囲気中に置き, 該レジストのアッシングと該配線側面の
テーパ形成を同時に行う工程とを有する半導体装置の製
造方法により達成される。
体基板上に配線膜を被着し，該配線膜上にパターニング
されたレジスト膜を形成し，該レジスト膜をマスクにし
て該配線膜をエッチングして配線を形成する工程と，該
基板を減圧された不活性ガスと酸素の混合ガスの励起雰
囲気中に置き, 該レジストのアッシングと該配線側面の
テーパ形成を同時に行う工程とを有する半導体装置の製
造方法により達成される。
【００１２】
【作用】本発明は，不活性ガス＋酸素(O2)を用い，O2ガ
スによるレジストアッシングと同時に，真空度を高める
（減圧する）ことにより不活性ガスによるスパッタエッ
チングで配線側面にテーパを形成するものであり，レジ
スト剥離と配線側面のテーパ形成を１工程で行えるよう
にしたものである。
スによるレジストアッシングと同時に，真空度を高める
（減圧する）ことにより不活性ガスによるスパッタエッ
チングで配線側面にテーパを形成するものであり，レジ
スト剥離と配線側面のテーパ形成を１工程で行えるよう
にしたものである。
【００１３】
【実施例】図１ (A)〜(C) は本発明の一実施例を説明す
る断面図である。図１(A) において，半導体基板１上に
配線膜として厚さ5000〜10000 ÅのAl膜を被着し，パタ
ーニングされたレジスト膜３をマスクにしてAl膜を反応
性イオンエッチング(RIE)法を用いて異方性エッチング
を行いAl配線２を形成する。
る断面図である。図１(A) において，半導体基板１上に
配線膜として厚さ5000〜10000 ÅのAl膜を被着し，パタ
ーニングされたレジスト膜３をマスクにしてAl膜を反応
性イオンエッチング(RIE)法を用いて異方性エッチング
を行いAl配線２を形成する。
【００１４】AlのRIE 条件の一例は次のようである。 図１(B) において，不活性ガス＋酸素としてAr＋O2を
用い, 真空度を 0.2〜0.3 Torrに高めることによりレジ
スト膜３をアッシングすると同時に, Arによるスパッタ
エッチングによりAl配線２の側面にテーパを形成する。
用い, 真空度を 0.2〜0.3 Torrに高めることによりレジ
スト膜３をアッシングすると同時に, Arによるスパッタ
エッチングによりAl配線２の側面にテーパを形成する。
【００１５】このときのアッシングおよびスパッタエッ
チ処理条件の一例を次に示す。 図１(C) において，Al配線２を覆って層間絶縁膜として
CVD SiO2膜４を成長する。
チ処理条件の一例を次に示す。 図１(C) において，Al配線２を覆って層間絶縁膜として
CVD SiO2膜４を成長する。
【００１６】
【発明の効果】レジスト剥離と配線側面のテーパ形成を
１工程で行う方法が得られた。この結果, プロセス中の
汚染を低減し，スループットを向上することが可能とな
った。
１工程で行う方法が得られた。この結果, プロセス中の
汚染を低減し，スループットを向上することが可能とな
った。
【図１】 本発明の一実施例を説明する断面図
【図２】 従来例を説明する断面図
１ 半導体基板 ２ 配線でAl配線 ３ レジスト膜 ４ 層間絶縁膜でCVD SiO2膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板上に配線膜を被着し，該配線
膜上にパターニングされたレジスト膜を形成し，該レジ
スト膜をマスクにして該配線膜をエッチングして配線を
形成する工程と， 該基板を減圧された不活性ガスと酸素の混合ガスの励起
雰囲気中に置き,該レジストのアッシングと該配線側面
のテーパ形成を同時に行う工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16856791A JPH0521430A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16856791A JPH0521430A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521430A true JPH0521430A (ja) | 1993-01-29 |
Family
ID=15870437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16856791A Withdrawn JPH0521430A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038754B2 (en) | 1996-01-26 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal electro-optical device |
| KR100604798B1 (ko) * | 1999-12-30 | 2006-07-26 | 삼성전자주식회사 | 표면 거칠기의 발생을 방지하는 박막 식각방법 |
-
1991
- 1991-07-10 JP JP16856791A patent/JPH0521430A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038754B2 (en) | 1996-01-26 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal electro-optical device |
| US7136128B2 (en) | 1996-01-26 | 2006-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal electro-optical device |
| US7728942B2 (en) | 1996-01-26 | 2010-06-01 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal electro-optical device |
| KR100604798B1 (ko) * | 1999-12-30 | 2006-07-26 | 삼성전자주식회사 | 표면 거칠기의 발생을 방지하는 박막 식각방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |