JPS63156340A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高密度半導体装置の製造方法に関するもので特
に多層配線構造を有する半導体装置の歩留まりのよい製
造方法に関するものである。

従来の技術 シリコンＶＬＳＩの技術革新はめざましくますます微細
化、高密度化ははかられている。最小寸法は今や１μｍ
にせまり多層配線構造が必須と言われている。しかしな
がら微細化、高密度化と多層配線構造を両立させるため
にはいくつかの製造技術の確立が必要である。例えば ■　アルミニウム配線層の厚さが１μｍ程度有り上層に
膜形成すると膜が形成されない部分（す、あるいはボイ
ドと言う）ができる。またこの段差を平坦にしないと後
の工程が困難になる。

この現象を図を用いて説明する。第２図はボイドができ
る様子を説明する図で、第２図（ａ）で基板１上に第−
Ａｔ配線２が形成されている。

（ｂ）では堆積膜２３が形成された後の状態が示されて
おり、ボイド２４ができている。

■　アルミニウム配線層が形成されているため高温の熱
処理が出来ない。低温で形成された膜の多くは膜質が十
分でなく配線間の耐圧の低下を招き易い。

■　アルミニウム配線層の熱膨張係数がシリコンやシリ
コン酸化膜等とかなり異なるためストレスがかかりアル
ミニウムあるいは絶縁膜にクラックを生じ易い。

このような問題点に対して次の様な方法が提案されてい
る。

■　バイアススパッタ堆積法により堆積と同時にスパッ
タリングを行い平坦化する。

■　ポリイミド樹脂を厚くコーティングして平坦化し、
不用なポリイミドをエッチバックした後プラズマ酸化膜
を堆積する。

これらはいずれもこれまで用いられてきた従来のエッチ
バック法の問題点である、膜堆積時にボイドが出来て平
坦化できないという欠点を解消したものである。以下そ
れぞれについて説明する。

バイアススパッタ法 金属膜の堆積法としてよく知られているスパッタ堆積装
置に高周波電圧を印加して堆積中の膜の一部をエツチン
グすることにより段差を軽減し平坦化させるものである
。堆積の速度は基板形状にあまり依存せず一定であるが
エツチングの速度はスパッタ率のイオン入射角度依存性
から基板形状の影響を大きく受ける。従って堆積の速度
がエツチングの速度より大きい所では堆積になり、堆積
の速度がエツチングの速度より小さい所ではエツチング
となる。一般に段差に対して一定角度の凸部が形成され
時間と共に次第に小さくなる。この方法ではエツチング
速度が小さい物理的なスパッタリングでエツチングする
ためかなり大きなＲＦバイアススかけて速度を確保して
おり、処理能力が低い事（堆積速度で５〜１０ｎｍ／ｗ
ｉｎ）と高エネルギーイオン（５００〜１００ＯＶ）に
よるダメージが問題である この方法を図を用いて説明する。第３図はバイアススパ
ッタ法を説明する図で、第３図（ａ）では基板１上に第
−Ａｌ配線２が形成された状態を示している。（ｂ）で
は堆積膜３３が第−Ａｌ配線２の膜厚とほぼ同等の膜厚
だけ堆積された状態が示されている。段差は軽減されて
はいないが、ボイドは形成されていない。（Ｃ）ではさ
らに咬堆積した状態が示されており、幅の狭い段差は平
坦になっている。

バイアススパッタ法を改善する方法としてバイアスＥＣ
Ｒプラズマ堆債法が知られている。通常のＲＦ放電では
イオン密度が低いためスパッタレートを太き（するため
にイオンエネルギーを大きくさせざるを得ない。これに
対しＥＣＲ（電子サイクロトロン共鳴）を利用してプラ
ズマを発生させれば、イオン密度は１０〜１００倍に高
めることができる。その結果間等のイオンエネルギーで
らスパッタレートは１０〜１００倍に向上できる。この
方法はバイアスＥＣＲプラズマ堆積法（以下バイアスＥ
ＣＲ堆積法と略す）と呼ばれるものでありバイアスス１
＜ツタ法に比較して高速の堆積が可能である。しかしな
がらこのように高エネルギーイオンを長時間用いる事は
素子にダメージを与える可能性も高い。（参考文献）　
Ｋ、ＭＡＣＨＩＯＡａｎｄ　Ｈ，０１ＫＡＷＡ、　”Ｎ
ｅｗ　Ｐｌａｎａｒｉｚａｔｉｏｎ　Ｔｅｃｈｎｏｌｏ
ｇｙＵｓｉｎｇ　Ｂｉａｓ−ＥＣＲＰｌａｓｍａ　Ｄｅ
ｐ＊５ｉｔｉｏｎ”、　ＥｘｔｅｎｄｅｄＡｂｓｔｒａ
ｃｔｓｏｆ　ｔｈｅ　１７ｔｈ　Ｃｏｎｆｅｒｅｎｃｅ
　ｏｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓ　ａ
ｎｄ　Ｍａｔｅｒｉａｌｓ、（エクステンデッドアブス
トラクト　オブ　セブンティーンス　コンマエランスオ
ン　ソリッドステートデバイシズアンドマテリアルズ）
、Ｔｏｋｙｏ　ｔ９８５．ｐｐ、３２９−３３２゜この
方法を図を用いて説明する。第４図はバイアスＥＣＲプ
ラズマ堆積法を説明する図で、第４図（ａ）では基板１
上に第−Ａｌ配線２が形成された状態を示している。（
ｂ）では堆積膜４３が第−Ａｌ配線２の膜厚とほぼ同等
の膜厚だけ堆積された状態が示されている。段差は軽減
されてはいないが、ボイドは形成されていない。（Ｃ）
ではさらに膜堆積した状態が示されており、段差はほと
んど平坦になっている。

ポリイミド積層法 これまでよりバイポーラＬＳＩでは耐熱製に優れた樹脂
としてポリイミド樹脂が多く用いられてきた。素子寸法
の比較的大きなＬＳＩでは回転塗布法により簡便に平坦
化できるという利点があったが、素子寸法が小さくなる
と段差（〜１μｍ　）に対して２〜３倍の膜厚を塗布し
なければならないためコンタクトホールなどの微細化が
できないという問題点から殆ど用いられていなかった。

この積層法は平坦化と層間絶縁膜を分離することによっ
て解決をはかっている。一旦塗布されたポリイミド膜を
微細化可能な範囲までエッチバックしてプラズマ酸化膜
を堆積することによりコンタクトホールはプラズマ酸化
膜のみに対して開口されるので微細化が可能である。し
かしこれまでのシリコン半導体プロセスは洗浄として発
煙硝酸を用いる事が多（ポリイミドを用いるとこの洗浄
方法を用いる事が出来ない。半導体素子製造工程に於て
は汚染を避ける事が重要であるが他に優れた洗浄方法が
ない。（参考文献）三沢はか　”プラズマ酸化膜／低熱
膨張ポリイミド積層膜を用いた次世代超ＬＳＩ用多層配
線技術”月刊Ｓｅｍ１ｃｏｎｄｕｃｔ。

ｒＷｏｒｌｄ、　１９８６．１０月号、Ｐ、　４０〜４
６、この方法を図を用いて説明する。第５図はポリイミ
ド積層法を説明する図で、第５図（ａ）では基板１上に
第−Ａｌ配線２が形成された状態を示している。（ｂ）
ではポリイミド膜５３が第−Ａｌ配線２の膜厚の２〜３
倍の膜厚だけ塗布された状態が示されている。段差はほ
とんど軽減されている。（Ｃ）ではエッチバックにより
ポリイミド膜は第−Ａ１段差の膜厚とほぼ同じ膜厚でパ
ターン間に埋め込まれている。（ｄ）ではさらにｐ−５
ＩＮｌｌ１５４を堆積した状態が示されており、この膜
が実質上の層間膜となっており段差はほとんど平坦にな
っている。

発明が解決しようとする問題点 以上説明したようにこれまでの方法は平坦度を追求すれ
ば汚染やダメージの心配が生じ、汚染やダメージを優先
すれば平坦度において問題が生じ微細加工が出来ないと
いう問題点がある。

本発明はＶＬＳ　Ｉに適用できる、汚染やダメージの少
ない、平坦度に優れ微細化に対応出来る半スパッタリン
グを用いて平坦化する際の問題は高エネルギーのイオン
照射に長時間さらされることである。出来る限りイオン
エネルギーを低くし処理時間を短くする必要がある。本
発明はイオン音度を高く出来るバイアスＥＣＲ堆積装置
と通常のプラズマ堆積装置あるいはＥＣＲプラズマ堆積
装置を併用し、平坦化に用する処理時間を可能な限り短
（する事で、あるいはイオンエネルギーを低減する事で
ダメージの発生を防止しようとするものである。

作用 発明の方法の概略は次の通りである。すなわち通常のプ
ラズマ堆積装置あるいはＥＣＲプラズマ堆積装置により
第一の堆積膜を形成する。この第一の堆積膜をエツチン
グし下地段差の上部と１１１面をエツチングする。（ス
リットが生じている）次にバイアスＥＣＲ堆積装置で、
さきのエツチングで生じたスリットを埋め込む（第二の
堆積膜）。

次に通常のブラズ堆積装置あるいはＥＣＲプラズマ堆積
装置により第三の堆結膜を形成する。

実施例 以下図面を用いて本発明の詳細な説明する。第１図は本
発明の詳細な説明する図で、第１図（ａ）では基板１上
に第−Ａ１配線２が形成された状態を示している。

■（ｂ）ではプラズマ堆積装置あるいはＥＣＲプラズマ
堆債装置によりシリコン酸化膜あるいはシリコン窒化嗅
の第一の堆積膜１３が第−Ａ　ｌ配線２のほぼ膜厚分（
０，８〜１．８μｍ〉だけ堆積された状態が示されてい
る。段差は減されてはいないしボイド１４が形成されて
いる。

■　このようにして堆積した膜は段差の側面部でマイク
ロクラックができるなど吸質が低いのでフッ酸系のエツ
チング液でエツチングすると側壁部分が異常に早くエツ
チングされ段差がより以上に強調されるようになる。（
Ｃ）ではフッ酸とフッ化アンモンの１＝８の混合液によ
り第一の堆積膜がエツチングされた状態が示されている
。段差の側面部でスリット１５が形成されている。

■　さらにエツチングを続けると下地段差上の堆積膜も
リフトオフのように剥離し下地段差が、残った堆積膜で
平坦化されたようになる。このときは下地段差と残った
堆積膜のあいだに三角形のスリットができている。（ｄ
）はこの状態を示したものである。

■　次にバイアスＥＣＲ堆積装置あるいはバイアススパ
ッタ装置を用いて三角形のスリットを平坦部の膜厚にし
て第二の堆積膜１６を０．２〜０．４μｍ程度埋め込む
。第二の堆積膜１６膜種としてはシリコン酸化膜あるい
はシリコン窒化膜を用いる。三角形のスリットの開口部
寸法は下地段差のパターンや形状に依存せずおおよそ０
．２〜１．０μｍ程度であるがこの結果スリットはおお
よそ０．１〜０．３μｍ程度の深さとなり段部もゆるや
かになる。この工程は、スピンオングラスの様に塗布膜
を用いる事も可能である。

■　最初の段差の大きさに比べるとおおよそ１１５にな
りしかも緩やかなテーパーがついているのでこのままプ
ラズマ堆積装置あるいはＥＣＲプラズマ堆積装置（ＲＦ
バイアスは印加しない）で層間絶縁膜として第三の堆積
膜１７の堆積を行う。

この第三の堆積膜１７は膜種としてはシリコン酸化膜あ
るいはシリコン窒化膜を用い、膜厚は平坦部で０．５〜
１．０μｍ程度である。

発明の詳細 な説明したように本発明は、高エネルギーのイオンを用
いて平坦化する処理時間を極めて少なくできるので半導
体素子に及ぼすダメージを少なくすることができる。バ
イアスＥＣＲ堆積装置はＲＦバイアスを印加するか、し
ないかでＥＣＲプラズマ堆積装置と互換性があるため本
発明の実施には最低限バイアスＥＣＲ堆積装置一台があ
ればよい。−回で平坦化する場合は１００ｎｌ／ｍｉｎ
としておよそ２０分が必要になるが、−回で平坦化する
場合と同様の条件を用いるとしておよそ２〜４分で済み
高エネルギーのイオンに曝される時間としては１７５〜
１／１０に減少する。イオンエネルギーの低減化をはか
る場合には、堆積速度を落とし、堆積時間ではなくイオ
ンエネルギーを１７５〜１／１０に減少させることが出
来る。

また積層構造のため、シリコン窒化膜とシリコン酸化膜
を効果的に組み合わす事ができるので、Ａ１配線に与え
るストレスを減少させつつ耐湿性を向上させる事ができ
る。

【図面の簡単な説明】

ある。 １・・・基板、２・・・第−Ａｌ配線、１３・・・第一
の堆積膜、１４・・・ボイド、１５・・・スリット、１
６・・・第二の堆積膜、１７・・・第三の堆積膜。 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 第１図 第２図 ２Ｌホイド 第３図 第４図

Claims (4)

【特許請求の範囲】
1. （１）各種半導体基板上に導体配線パターンを形成した
   のち、プラズマ堆積装置、またはＥＣＲプラズマ堆積装
   置のいずれかにより第一の絶縁膜を堆積する工程、第一
   の絶縁膜をフッ酸系のエッチング液を用いて段差側面の
   脆弱な部分のみをエッチングする事により前記導体配線
   パターンによって形成された段差を軽減する工程、凹部
   の方が膜厚が厚くなる条件で第二の絶縁膜を形成し、表
   面をほぼ平坦にする工程、さらに第三の絶縁膜を堆積す
   る工程を含む事を特徴とする半導体装置の製造方法。
2. （２）第一の絶縁膜がシリコン酸化膜、シリコン窒化膜
   のいずれか一つである事を特徴とする特許請求の範囲第
   １項記載の半導体装置の製造方法。
3. （３）第二の絶縁膜がシリコン酸化膜、シリコン窒化膜
   のいずれか一つである事を特徴とする特許請求の範囲第
   ２項記載の半導体装置の製造方法。
4. （４）第二の絶縁膜がバイアススパッタ法あるいはバイ
   アスＥＣＲプラズマ堆積法のいずれかにより堆積する事
   を特徴とする特許請求の範囲第１項記載の半導体装置の
   製造方法。