JPH02111053A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02111053A JPH02111053A JP26538388A JP26538388A JPH02111053A JP H02111053 A JPH02111053 A JP H02111053A JP 26538388 A JP26538388 A JP 26538388A JP 26538388 A JP26538388 A JP 26538388A JP H02111053 A JPH02111053 A JP H02111053A
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- electrode
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 7
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- 229920001721 polyimide Polymers 0.000 abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来、半導体装置の電極配線材料として、Ａｌ（アルミ
ニウム）またはその合金が使用されてきたが、近年、高
速化、高集積化に伴ない、微細化が進展するにつれ、Ａ
ｕ （金）電極が見直されつつある。Ａｕ電極化するこ
とにより、ライン／スペース（Ｌ／５）＝ｌ μｍ／１
μｍ以下の微細な配線も容易に形成でき、しかも、耐
マグレーション性等は、Ａｌ系配線に比べはるかにすぐ
れている。
ニウム）またはその合金が使用されてきたが、近年、高
速化、高集積化に伴ない、微細化が進展するにつれ、Ａ
ｕ （金）電極が見直されつつある。Ａｕ電極化するこ
とにより、ライン／スペース（Ｌ／５）＝ｌ μｍ／１
μｍ以下の微細な配線も容易に形成でき、しかも、耐
マグレーション性等は、Ａｌ系配線に比べはるかにすぐ
れている。
しかしながら、Ａｕ電極には、パッシベーション膜や、
多層配線の層間膜に対して、次のような欠点がある。即
ち、一般に、シリコン窒化膜系（プラズマ窒化膜等）を
除き、成膜（酸化膜、ポリイミド膜等）との密着性が悪
く、はがれ易い。
多層配線の層間膜に対して、次のような欠点がある。即
ち、一般に、シリコン窒化膜系（プラズマ窒化膜等）を
除き、成膜（酸化膜、ポリイミド膜等）との密着性が悪
く、はがれ易い。
また、例えばパッシベーション膜としてプラズマ窒化膜
を使用した場合、窒化膜のカバレジが充分でなく、第４
図（ａ）に示すように、配線が微細な場合、プラズマ窒
化膜４９に「す」５０が生じ、信頼度上、問題となる可
能性がある。また、第４図（ｂ）に示すように、多層配
線の層間膜５９にも、「す」 ６０の発生等で、上層配
線６２の断線、ショートの可能性がある。更に、Ａｕ電
極に限らず、今後、Ａ４系電極の耐マイグレーション性
が改善され、微細化が大幅に進んだ時にも、同様に問題
となるものである。
を使用した場合、窒化膜のカバレジが充分でなく、第４
図（ａ）に示すように、配線が微細な場合、プラズマ窒
化膜４９に「す」５０が生じ、信頼度上、問題となる可
能性がある。また、第４図（ｂ）に示すように、多層配
線の層間膜５９にも、「す」 ６０の発生等で、上層配
線６２の断線、ショートの可能性がある。更に、Ａｕ電
極に限らず、今後、Ａ４系電極の耐マイグレーション性
が改善され、微細化が大幅に進んだ時にも、同様に問題
となるものである。
本発明の目的は、微細な電極においても、プラズマ窒化
膜に「す」や「ボイド」等が生じることなく、良好なス
テップカバレッジが可能な半導体装置の製造方法を提供
することにある。
膜に「す」や「ボイド」等が生じることなく、良好なス
テップカバレッジが可能な半導体装置の製造方法を提供
することにある。
本発明の半導体装置の製造方法は、素子が形成されてい
る半導体基板上に電極配線を形成する工程と、低粘度の
絶縁膜を前記電極配線を含む基板全面に形成する工程と
、該絶縁膜をエッチ・バックして前記電極配線表面を露
出させる工程と、プラズマ窒化膜を基板全面に成膜する
工程とを含んで構成される。
る半導体基板上に電極配線を形成する工程と、低粘度の
絶縁膜を前記電極配線を含む基板全面に形成する工程と
、該絶縁膜をエッチ・バックして前記電極配線表面を露
出させる工程と、プラズマ窒化膜を基板全面に成膜する
工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。本例は、バイポーラ・ＩＣのパッシベーションへの適
用の場合である。まず第１図（ａ）に示すように半導体
基板１上に、埋込層２゜エピタキシャル層３１分離領域
４．絶縁膜５を形成し、ベース・エミッタ形成後、エミ
ッタ電極６、ベース電極７．コレクタ電極８を例えば、
ＰｔＳ ｉ −Ｔ ｉ −Ｐ ｔ−Ａｕ構造で形成する
。この後、全面に例えばポリイミド膜９を積層する。こ
れにより電極間の微少間隙にもポリイミド膜９が入り込
み、「す」が発生するのを防止することができる。本実
施例では、ポリイミドの例をとったが、これに限ること
なく、低粘度で電極間の微少間隙ｄを埋めることのでき
る絶縁物であればよく、例えばＳＯＧ （Ｓｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）等でも可能である。この後、第１図（
ｂ）に示すように、例えばレジスト等で平坦化後、エッ
チバックを行なって各電極の表面が少し露出する程度、
オーバーエッチする。このときのエツチング・ガスはポ
リイミドであれば０２ガス、ＳＯＧであればＣＦ４＋０
２等のガスを用いるとよい。この後、第１図（Ｃ）に示
すように、例えばプラズマシリコン窒化膜ｌｏを積層し
て、ボンディング・パッド部の窓あけを行なえばパッシ
ベーションは完成する。但し、図では、パッド部の窓あ
けは示していない。
するための工程順に示した半導体チップの断面図である
。本例は、バイポーラ・ＩＣのパッシベーションへの適
用の場合である。まず第１図（ａ）に示すように半導体
基板１上に、埋込層２゜エピタキシャル層３１分離領域
４．絶縁膜５を形成し、ベース・エミッタ形成後、エミ
ッタ電極６、ベース電極７．コレクタ電極８を例えば、
ＰｔＳ ｉ −Ｔ ｉ −Ｐ ｔ−Ａｕ構造で形成する
。この後、全面に例えばポリイミド膜９を積層する。こ
れにより電極間の微少間隙にもポリイミド膜９が入り込
み、「す」が発生するのを防止することができる。本実
施例では、ポリイミドの例をとったが、これに限ること
なく、低粘度で電極間の微少間隙ｄを埋めることのでき
る絶縁物であればよく、例えばＳＯＧ （Ｓｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）等でも可能である。この後、第１図（
ｂ）に示すように、例えばレジスト等で平坦化後、エッ
チバックを行なって各電極の表面が少し露出する程度、
オーバーエッチする。このときのエツチング・ガスはポ
リイミドであれば０２ガス、ＳＯＧであればＣＦ４＋０
２等のガスを用いるとよい。この後、第１図（Ｃ）に示
すように、例えばプラズマシリコン窒化膜ｌｏを積層し
て、ボンディング・パッド部の窓あけを行なえばパッシ
ベーションは完成する。但し、図では、パッド部の窓あ
けは示していない。
以上、バイポーラＩＣの例を示したが、ディスクリート
・トランジスタへの適用例を第２図に示す。また、本例
では、バイポーラＩＣ，）ランジスタの例を挙げたが、
ＭＯＳ・ＩＣ，）ランジスタへも同様に適用可能である
ことは言うまでもない。
・トランジスタへの適用例を第２図に示す。また、本例
では、バイポーラＩＣ，）ランジスタの例を挙げたが、
ＭＯＳ・ＩＣ，）ランジスタへも同様に適用可能である
ことは言うまでもない。
第３図は本発明の第３の実施例を説明するための工程順
に示した半導体チップの断面図でありバイポーラＩＣの
二層配線への適用例である。まず第３図（ａ）に示すよ
うに第１の実施例と同様に、ポリイミド膜２−９を積層
し、電極間隙を充てんしり後、′ レジスト等で平坦化
してエッチバックし、プラズマシリコン窒化膜３゛０を
成長させる。その後、第３図（ｂ）に示すようにスルー
ホール３２を開口し、二層めの電極配線３３を形成する
。この後、第３図（Ｃ）に示すようにパッシベーション
用として、第２のプラズマ窒化膜３０を成長させ、ボン
ティング・パッド用窓あけを行ない、全工程が完成する
。（本例でも、パッド部は示していない）本実施例によ
り、第１の実施例と同様に電極間に「す」が発生しない
ため、上層配線３３の断線が防止できる。以上、バイポ
ーラＩＣについて述べたが、第１の実施例と同様、ＭＯ
Ｓ・ＩＣについても適用できることは言うまでもない。
に示した半導体チップの断面図でありバイポーラＩＣの
二層配線への適用例である。まず第３図（ａ）に示すよ
うに第１の実施例と同様に、ポリイミド膜２−９を積層
し、電極間隙を充てんしり後、′ レジスト等で平坦化
してエッチバックし、プラズマシリコン窒化膜３゛０を
成長させる。その後、第３図（ｂ）に示すようにスルー
ホール３２を開口し、二層めの電極配線３３を形成する
。この後、第３図（Ｃ）に示すようにパッシベーション
用として、第２のプラズマ窒化膜３０を成長させ、ボン
ティング・パッド用窓あけを行ない、全工程が完成する
。（本例でも、パッド部は示していない）本実施例によ
り、第１の実施例と同様に電極間に「す」が発生しない
ため、上層配線３３の断線が防止できる。以上、バイポ
ーラＩＣについて述べたが、第１の実施例と同様、ＭＯ
Ｓ・ＩＣについても適用できることは言うまでもない。
また、本発明は前述したとおり、特にＡｕ電極構造につ
いて、大ぎな効果を発揮するが、Ａｌ系電極においても
その微細化を考えると、充分、有用性を示すものである
。
いて、大ぎな効果を発揮するが、Ａｌ系電極においても
その微細化を考えると、充分、有用性を示すものである
。
以上説明したように本発明は、特にＡｕ電極において、
次のような効果を有する。すなわち、下地金属の電極間
隙を低粘性の絶縁膜で充てん後、プラズマ窒化膜をパッ
シベーション膜または層間絶縁膜として成長するため、
ライン／スペース＝１μｍ／１μｍ以下の微細な電極に
おいても、プラズマ窒化膜に「すｊや「ボイド」等を生
じさせることなく、良好なステラフ・カバレジを実現で
きるので、信頼性の高いパッシベーションや多層配線が
可能となり、また、プラズマ窒化膜が直接、電極に接触
するので、密着性がよく、はがれ等の問題もない。又、
多層配線への応用という点で、更に、有利な点として、
プラズマ窒化膜単独で使用した場合に比べ、比誘電率ε
ｒが低い（例えばプラズマ窒化膜；εｒ＃７に対し、ポ
リイミド勾ＳＯＧ岬４）媒質を中間に介在させるため、
上層−下層電極間の寄生容量を低減することが可能にな
り、高周波特性を大幅に向上させることができる。
次のような効果を有する。すなわち、下地金属の電極間
隙を低粘性の絶縁膜で充てん後、プラズマ窒化膜をパッ
シベーション膜または層間絶縁膜として成長するため、
ライン／スペース＝１μｍ／１μｍ以下の微細な電極に
おいても、プラズマ窒化膜に「すｊや「ボイド」等を生
じさせることなく、良好なステラフ・カバレジを実現で
きるので、信頼性の高いパッシベーションや多層配線が
可能となり、また、プラズマ窒化膜が直接、電極に接触
するので、密着性がよく、はがれ等の問題もない。又、
多層配線への応用という点で、更に、有利な点として、
プラズマ窒化膜単独で使用した場合に比べ、比誘電率ε
ｒが低い（例えばプラズマ窒化膜；εｒ＃７に対し、ポ
リイミド勾ＳＯＧ岬４）媒質を中間に介在させるため、
上層−下層電極間の寄生容量を低減することが可能にな
り、高周波特性を大幅に向上させることができる。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図、第２
図は本発明の第２の実施例を説明するための断面図、第
３図（ａ）乃至（ｃ）は本発明の第３の実施例を説明す
るための工程順に示した半導体チップの断面図、第４図
（ａ） 、 （ｂ）は従来例を説明するための断面図で
ある。 １．１１，２１，４１．５１・・・・・・半導体基板、
２．２２，４２．５２・・・・・・埋込層、３，１２゜
２３、．４３．５３・・・・・・エピタキシャル層、４
゜１３．２４，４４．５４・・・・・・分離領域、５゜
１４．２５，４５．−５５・・・・・・絶縁膜、６，１
５゜２６．４６．５６・・・・・・エミッタ電極、７，
１６゜２７．４７．５７・・・・・・ベース電極、８．
１７゜２８．４８．５８・・・・・・エレクタ電極、９
，１８゜２９・・・・・・ポリイミ ド膜、 １０．
１９． ３０゜３４．４９．５９・・・・・・プラズマ
窒化膜、５０゜６０・・・・・・プラズマ窒化膜の「す
」、３１．６１・・・・・・−層目配線、３２・・・・
・・スルーホール、３３゜６２・・・・・・二層目配線
。 代理人 弁理士 内 原 晋 ／ｇへ−１１【柘１ ）ＦＪ２図 ７Ｊ１ 図
するための工程順に示した半導体チップの断面図、第２
図は本発明の第２の実施例を説明するための断面図、第
３図（ａ）乃至（ｃ）は本発明の第３の実施例を説明す
るための工程順に示した半導体チップの断面図、第４図
（ａ） 、 （ｂ）は従来例を説明するための断面図で
ある。 １．１１，２１，４１．５１・・・・・・半導体基板、
２．２２，４２．５２・・・・・・埋込層、３，１２゜
２３、．４３．５３・・・・・・エピタキシャル層、４
゜１３．２４，４４．５４・・・・・・分離領域、５゜
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５゜２６．４６．５６・・・・・・エミッタ電極、７，
１６゜２７．４７．５７・・・・・・ベース電極、８．
１７゜２８．４８．５８・・・・・・エレクタ電極、９
，１８゜２９・・・・・・ポリイミ ド膜、 １０．
１９． ３０゜３４．４９．５９・・・・・・プラズマ
窒化膜、５０゜６０・・・・・・プラズマ窒化膜の「す
」、３１．６１・・・・・・−層目配線、３２・・・・
・・スルーホール、３３゜６２・・・・・・二層目配線
。 代理人 弁理士 内 原 晋 ／ｇへ−１１【柘１ ）ＦＪ２図 ７Ｊ１ 図
Claims (1)
- 素子が形成されている半導体基板上に電極配線を形成す
る工程と、低粘度の絶縁膜を前記電極配線を含む基板全
面に形成する工程と、該絶縁膜をエッチ・バックして前
記電極配線表面を露出させる工程と、プラズマ窒化膜を
基板全面に成膜する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26538388A JPH02111053A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26538388A JPH02111053A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111053A true JPH02111053A (ja) | 1990-04-24 |
Family
ID=17416417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26538388A Pending JPH02111053A (ja) | 1988-10-20 | 1988-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111053A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184741A (ja) * | 1982-04-23 | 1983-10-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63156340A (ja) * | 1986-12-19 | 1988-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-10-20 JP JP26538388A patent/JPH02111053A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184741A (ja) * | 1982-04-23 | 1983-10-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63156340A (ja) * | 1986-12-19 | 1988-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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