JPH098134A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2924/01082—Lead [Pb]
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- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0494—4th Group
- H01L2924/04941—TiN
Abstract
(57)【要約】
【目的】リード線のボンディング時に、ボンディングパ
ッド部の剥れを防止できる構造とその簡便な製造方法を
提供する。 【構成】半導体基板上に第１の層間絶縁膜が形成され前
記第１の層間絶縁膜上に第１の配線が形成され前記第１
の配線を被覆してシリコン酸化膜による第２の層間絶縁
膜が形成され前記第１の配線上の前記第２の層間絶縁膜
の所定の領域にスルーホールが形成され且つ前記スルー
ホールの内部のみにチタン膜が形成された構造を有し、
第２の配線あるいはボンディングパッドが、前記第２の
層間絶縁膜および前記チタン膜に直接接する窒化チタン
層とアルミ合金との積層した金属膜、あるいは前記第２
の層間絶縁膜および前記チタン膜に直接接するアルミ合
金で形成される。
ッド部の剥れを防止できる構造とその簡便な製造方法を
提供する。 【構成】半導体基板上に第１の層間絶縁膜が形成され前
記第１の層間絶縁膜上に第１の配線が形成され前記第１
の配線を被覆してシリコン酸化膜による第２の層間絶縁
膜が形成され前記第１の配線上の前記第２の層間絶縁膜
の所定の領域にスルーホールが形成され且つ前記スルー
ホールの内部のみにチタン膜が形成された構造を有し、
第２の配線あるいはボンディングパッドが、前記第２の
層間絶縁膜および前記チタン膜に直接接する窒化チタン
層とアルミ合金との積層した金属膜、あるいは前記第２
の層間絶縁膜および前記チタン膜に直接接するアルミ合
金で形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に半導体装置の外部端子用のパッド部
の構造およびその製造方法に関する。
造方法に関し、特に半導体装置の外部端子用のパッド部
の構造およびその製造方法に関する。
【０００２】
【従来の技術】微細化され高集積化された半導体装置の
多層の金属配線形成では、信頼性の向上のため、アルミ
系合金の配線に、下地膜としてチタンあるいはチタンと
窒化チタン膜を用いた積層構造とすることが一般的にな
ってきている。そして、多層の配線間の電気的接続は、
アルミ系合金スパッタでの高温フローによるアルミ系合
金のスルーホール内への埋設あるいはタングステンの選
択的成長によるスルーホールの埋設により行われてい
る。
多層の金属配線形成では、信頼性の向上のため、アルミ
系合金の配線に、下地膜としてチタンあるいはチタンと
窒化チタン膜を用いた積層構造とすることが一般的にな
ってきている。そして、多層の配線間の電気的接続は、
アルミ系合金スパッタでの高温フローによるアルミ系合
金のスルーホール内への埋設あるいはタングステンの選
択的成長によるスルーホールの埋設により行われてい
る。
【０００３】図７は、従来構造の金属配線、特にチップ
からの配線引き出しのために、リード線のボンディング
を行う金属配線部分（以下、ボンディングパッドと呼称
する）の平面図と断面図である。ここで、図７（ａ）で
は、簡明にするために配線のみが示される。また、図７
（ａ）の平面図に記すＡ’−Ｂ’で切断したところが図
７（ｂ）の断面図となる。
からの配線引き出しのために、リード線のボンディング
を行う金属配線部分（以下、ボンディングパッドと呼称
する）の平面図と断面図である。ここで、図７（ａ）で
は、簡明にするために配線のみが示される。また、図７
（ａ）の平面図に記すＡ’−Ｂ’で切断したところが図
７（ｂ）の断面図となる。
【０００４】図７（ａ）および図７（ｂ）に示すよう
に、半導体基板１０１上に第１の層間絶縁膜１０２が形
成される。ここで、第１の層間絶縁膜１０２は通常、化
学気相成長（ＣＶＤ）法で堆積されるシリコン酸化膜で
ある。そして、この第１の層間絶縁膜１０２上に第１層
配線１０５’が形成される。
に、半導体基板１０１上に第１の層間絶縁膜１０２が形
成される。ここで、第１の層間絶縁膜１０２は通常、化
学気相成長（ＣＶＤ）法で堆積されるシリコン酸化膜で
ある。そして、この第１の層間絶縁膜１０２上に第１層
配線１０５’が形成される。
【０００５】この第１層配線１０５’は積層配線からな
り、第１のチタン層１０３、第１の窒化チタン層１０
４、第１アルミ合金１０５および第２の窒化チタン層１
０６から構成されている。そして、この第１層配線１０
５’上には第２の層間絶縁膜１０７が形成される。この
第２の層間絶縁膜１０７は、プラズマＣＶＤ法によるシ
リコン酸化膜である。この第２の層間絶縁膜１０７上に
は、第１層配線１０５’と電気的導通をとるために、ス
ルーホール１０８が形成される。そして、第２の層間絶
縁膜１０７上には、第２層配線１１１’が形成され、ス
ルーホール１０８を通して第１層配線１０５’と電気接
続されている。この第２層配線１１１’も積層構造をと
り、第２のチタン層１０９、第３の窒化チタン層１１０
および第２アルミ合金１１１から構成されている。この
ようにして、第２層配線１１１’からなるボンディング
パッドが形成される。
り、第１のチタン層１０３、第１の窒化チタン層１０
４、第１アルミ合金１０５および第２の窒化チタン層１
０６から構成されている。そして、この第１層配線１０
５’上には第２の層間絶縁膜１０７が形成される。この
第２の層間絶縁膜１０７は、プラズマＣＶＤ法によるシ
リコン酸化膜である。この第２の層間絶縁膜１０７上に
は、第１層配線１０５’と電気的導通をとるために、ス
ルーホール１０８が形成される。そして、第２の層間絶
縁膜１０７上には、第２層配線１１１’が形成され、ス
ルーホール１０８を通して第１層配線１０５’と電気接
続されている。この第２層配線１１１’も積層構造をと
り、第２のチタン層１０９、第３の窒化チタン層１１０
および第２アルミ合金１１１から構成されている。この
ようにして、第２層配線１１１’からなるボンディング
パッドが形成される。
【０００６】
【発明が解決しようとする課題】前述したようなチタン
層、窒化チタン層およびアルミ合金層からなる積層配線
のボンディングパッド部は、リード線をボンデイングす
る時、前述の第２の層間絶縁膜１０７から剥れ易くな
る。そして、導通不良等のボンディング不良が生じるよ
うになる。
層、窒化チタン層およびアルミ合金層からなる積層配線
のボンディングパッド部は、リード線をボンデイングす
る時、前述の第２の層間絶縁膜１０７から剥れ易くな
る。そして、導通不良等のボンディング不良が生じるよ
うになる。
【０００７】このようなボンディングパッド部の剥れ
は、ボンディングパッド部の第２のチタン層１０９が活
性であり、第２の層間絶縁膜１０７中の酸素と化学反応
して、その一部が剛性の高い酸化チタンに変るために生
じる。
は、ボンディングパッド部の第２のチタン層１０９が活
性であり、第２の層間絶縁膜１０７中の酸素と化学反応
して、その一部が剛性の高い酸化チタンに変るために生
じる。
【０００８】本発明の目的は、前述したボンディングパ
ッド部の剥れを防止できる構造とその簡便な製造方法を
提供することにある。
ッド部の剥れを防止できる構造とその簡便な製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に第１の層間絶縁膜が形成さ
れ前記第１の層間絶縁膜上に第１の配線が形成され前記
第１の配線を被覆してシリコン酸化膜による第２の層間
絶縁膜が形成され前記第１の配線上の前記第２の層間絶
縁膜の所定の領域にスルーホールが形成され且つ前記ス
ルーホールの内部のみにチタン膜が形成された構造を有
し、第２の配線が、前記第２の層間絶縁膜および前記チ
タン膜に直接接する窒化チタン層とアルミ合金との積層
した金属膜、あるいは前記第２の層間絶縁膜および前記
チタン膜に直接接するアルミ合金で形成される。
体装置では、半導体基板上に第１の層間絶縁膜が形成さ
れ前記第１の層間絶縁膜上に第１の配線が形成され前記
第１の配線を被覆してシリコン酸化膜による第２の層間
絶縁膜が形成され前記第１の配線上の前記第２の層間絶
縁膜の所定の領域にスルーホールが形成され且つ前記ス
ルーホールの内部のみにチタン膜が形成された構造を有
し、第２の配線が、前記第２の層間絶縁膜および前記チ
タン膜に直接接する窒化チタン層とアルミ合金との積層
した金属膜、あるいは前記第２の層間絶縁膜および前記
チタン膜に直接接するアルミ合金で形成される。
【００１０】あるいは、前記第２の配線がリード線のボ
ンディングを行う金属配線部分すなわちボンディングパ
ッド部を構成する。
ンディングを行う金属配線部分すなわちボンディングパ
ッド部を構成する。
【００１１】この半導体装置の製造方法は、レジストマ
スクをエッチングのマスクに用いたドライエッチングで
前記第１の配線上の前記第２の層間絶縁膜にスルーホー
ルを形成する工程と、運動方向の揃えられたチタン原子
を前記レジストマスク上から付着させ前記レジストマス
ク上および前記スルーホールの底部にチタン膜を被着さ
せる工程と、前記チタン膜を被着させた後前記レジスト
マスクを除去し前記スルーホールの底部のみにチタン膜
を形成する工程とを含む。
スクをエッチングのマスクに用いたドライエッチングで
前記第１の配線上の前記第２の層間絶縁膜にスルーホー
ルを形成する工程と、運動方向の揃えられたチタン原子
を前記レジストマスク上から付着させ前記レジストマス
ク上および前記スルーホールの底部にチタン膜を被着さ
せる工程と、前記チタン膜を被着させた後前記レジスト
マスクを除去し前記スルーホールの底部のみにチタン膜
を形成する工程とを含む。
【００１２】あるいは、この製造方法は、前記第１の配
線上の前記第２の層間絶縁膜にスルーホールを形成した
後前記第２の層間絶縁膜の表面および前記スルーホール
の内壁に一様に被着するチタン膜を堆積させる工程と、
前記チタン膜の被着した前記スルーホール内に埋込み材
を埋設する工程と、前記埋込み材を埋設した後前記第２
の層間絶縁膜上のチタン膜を化学的機械研磨で除去し前
記スルーホール内のみにチタン膜を形成する工程とを含
む。
線上の前記第２の層間絶縁膜にスルーホールを形成した
後前記第２の層間絶縁膜の表面および前記スルーホール
の内壁に一様に被着するチタン膜を堆積させる工程と、
前記チタン膜の被着した前記スルーホール内に埋込み材
を埋設する工程と、前記埋込み材を埋設した後前記第２
の層間絶縁膜上のチタン膜を化学的機械研磨で除去し前
記スルーホール内のみにチタン膜を形成する工程とを含
む。
【００１３】
【実施例】次に、図面を参照して本発明の詳細な説明を
行う。図１は本発明の第１の実施例を説明するためのボ
ンディングパッド部の平面図と断面図である。ここで、
図１（ａ）の平面図に記すＡ−Ｂで切断したところが図
１（ｂ）の断面図となっている。また、従来の技術で述
べたように、図７（ｂ）では図を簡明にするために配線
のみが示される。
行う。図１は本発明の第１の実施例を説明するためのボ
ンディングパッド部の平面図と断面図である。ここで、
図１（ａ）の平面図に記すＡ−Ｂで切断したところが図
１（ｂ）の断面図となっている。また、従来の技術で述
べたように、図７（ｂ）では図を簡明にするために配線
のみが示される。
【００１４】本実施例の場合、第１層配線の形成までは
従来の技術の場合とほぼ同一になる。すなわち、図１
（ａ）および図１（ｂ）に示すように、半導体基板１上
に第１の層間絶縁膜２が形成され、この第１の層間絶縁
膜２上に第１層配線５’が形成される。この第１層配線
５’は第１のチタン層３、第１の窒化チタン層４、第１
アルミ合金５および第２の窒化チタン層６から構成され
ている。そして、この第１層配線５’上には第２の層間
絶縁膜７が形成される。
従来の技術の場合とほぼ同一になる。すなわち、図１
（ａ）および図１（ｂ）に示すように、半導体基板１上
に第１の層間絶縁膜２が形成され、この第１の層間絶縁
膜２上に第１層配線５’が形成される。この第１層配線
５’は第１のチタン層３、第１の窒化チタン層４、第１
アルミ合金５および第２の窒化チタン層６から構成され
ている。そして、この第１層配線５’上には第２の層間
絶縁膜７が形成される。
【００１５】この第２の層間絶縁膜７上には、第１層配
線５’と電気的導通をとるために、スルーホール８が形
成される。そして、このスルーホール８底部の第１アル
ミ合金５上のみにスルーホールチタン膜９が形成され
る。
線５’と電気的導通をとるために、スルーホール８が形
成される。そして、このスルーホール８底部の第１アル
ミ合金５上のみにスルーホールチタン膜９が形成され
る。
【００１６】このようにして、第３の窒化チタン層１０
および第２アルミ合金１１が形成され、第２層配線１
１’からなるボンディングパッドが形成される。ここ
で、先述したようにスルーホールチタン膜９はスルーホ
ールの底部に形成され、リード線のボンディングされる
領域には形成されない。そして、第３の窒化チタン層１
０が前述したスルーホール８底部のスルーホールチタン
膜９を通して第１アルミ合金５に電気接続されるように
なる。
および第２アルミ合金１１が形成され、第２層配線１
１’からなるボンディングパッドが形成される。ここ
で、先述したようにスルーホールチタン膜９はスルーホ
ールの底部に形成され、リード線のボンディングされる
領域には形成されない。そして、第３の窒化チタン層１
０が前述したスルーホール８底部のスルーホールチタン
膜９を通して第１アルミ合金５に電気接続されるように
なる。
【００１７】次に、第１の実施例の構造のボンディング
パッド部の形成方法を図２と図３に基づいて説明する。
図２および図３は本発明の製造工程順の断面図である。
パッド部の形成方法を図２と図３に基づいて説明する。
図２および図３は本発明の製造工程順の断面図である。
【００１８】図２（ａ）に示すように、半導体基板１上
にＣＶＤ法により膜厚５００ｎｍ程度のシリコン酸化膜
を形成する。そして、このシリコン酸化膜で第１の層間
絶縁膜２を形成する。
にＣＶＤ法により膜厚５００ｎｍ程度のシリコン酸化膜
を形成する。そして、このシリコン酸化膜で第１の層間
絶縁膜２を形成する。
【００１９】次に、スパッタ法で膜厚が５０ｎｍ程度の
チタン薄膜を堆積し、引き続いてプラズマＣＶＤ法で膜
厚が１００ｎｍ程度の窒化チタン薄膜を積層して堆積す
る。そして、この窒化チタン薄膜に積層するアルミと銅
の合金膜をスパッタ法で堆積する。さらに、この合金膜
に積層して膜厚が５０ｎｍ程度の窒化チタン薄膜を堆積
する。このようにした後、公知のフォトリソグラフィ技
術とドライエッチング技術でこれらの積層した金属膜を
パターニングする。この加工により、第１のチタン層
３、第１の窒化チタン層４、第１アルミ合金５および第
２の窒化チタン層６が形成され先述した第１層配線が設
けられる。
チタン薄膜を堆積し、引き続いてプラズマＣＶＤ法で膜
厚が１００ｎｍ程度の窒化チタン薄膜を積層して堆積す
る。そして、この窒化チタン薄膜に積層するアルミと銅
の合金膜をスパッタ法で堆積する。さらに、この合金膜
に積層して膜厚が５０ｎｍ程度の窒化チタン薄膜を堆積
する。このようにした後、公知のフォトリソグラフィ技
術とドライエッチング技術でこれらの積層した金属膜を
パターニングする。この加工により、第１のチタン層
３、第１の窒化チタン層４、第１アルミ合金５および第
２の窒化チタン層６が形成され先述した第１層配線が設
けられる。
【００２０】次に、この積層した第１層配線を被覆する
第２の層間絶縁膜７を形成する。この第２の層間絶縁膜
７はプラズマＣＶＤ法で堆積される膜厚が５００ｎｍ程
度のシリコン酸化膜である。そして、図２（ｂ）に示す
ように、公知のフォトリソグラフィ技術で膜厚が２μｍ
程度のレジストマスク１２を形成し、これをドライエッ
チングのマスクにして前述の第２の層間絶縁膜７をエッ
チングしてスルーホール８を形成する。このドライエッ
チングでは、スルーホール８底部にある第２の窒化チタ
ン層６も除去される。ここで、このスルーホール８の寸
法は２０μｍ角程度の大きさである。
第２の層間絶縁膜７を形成する。この第２の層間絶縁膜
７はプラズマＣＶＤ法で堆積される膜厚が５００ｎｍ程
度のシリコン酸化膜である。そして、図２（ｂ）に示す
ように、公知のフォトリソグラフィ技術で膜厚が２μｍ
程度のレジストマスク１２を形成し、これをドライエッ
チングのマスクにして前述の第２の層間絶縁膜７をエッ
チングしてスルーホール８を形成する。このドライエッ
チングでは、スルーホール８底部にある第２の窒化チタ
ン層６も除去される。ここで、このスルーホール８の寸
法は２０μｍ角程度の大きさである。
【００２１】次に、図２（ｃ）に示すように、コリメー
テッド・スパッタでチタン膜１３を堆積させる。このス
パッタ法では、チタン金属の原子は一方向にスパッタリ
ングされるため、前述のスルーホール８の底部とレジス
トマスク１２の表面にのみチタン膜１３は堆積するよう
になる。そして、スルーホール８の側壁には前述のチタ
ン金属はほとんど付着しない。ここで、このスルーホー
ル８の底部に堆積したチタン膜が先述したスルーホール
チタン膜９となる。
テッド・スパッタでチタン膜１３を堆積させる。このス
パッタ法では、チタン金属の原子は一方向にスパッタリ
ングされるため、前述のスルーホール８の底部とレジス
トマスク１２の表面にのみチタン膜１３は堆積するよう
になる。そして、スルーホール８の側壁には前述のチタ
ン金属はほとんど付着しない。ここで、このスルーホー
ル８の底部に堆積したチタン膜が先述したスルーホール
チタン膜９となる。
【００２２】次に、フォトレジストを剥離除去できる有
機溶剤で、前述のレジストマスク１２を除去する。この
除去により、同時にレジストマスク１２上に被着するチ
タン膜１３も除去される。すなわち、リフトオフにより
図３（ａ）に示すように、スルーホール８の底部のみに
スルーホールチタン膜９を形成する。
機溶剤で、前述のレジストマスク１２を除去する。この
除去により、同時にレジストマスク１２上に被着するチ
タン膜１３も除去される。すなわち、リフトオフにより
図３（ａ）に示すように、スルーホール８の底部のみに
スルーホールチタン膜９を形成する。
【００２３】次に、図３（ｂ）に示すように第２の層間
絶縁膜７の表面、スルーホール８の内壁およびスルーホ
ールチタン膜９を被覆する第３の窒化チタン層１０をプ
ラズマＣＶＤ法で形成する。ここで、この第３の窒化チ
タン層１０の膜厚は５０ｎｍ程度である。以後の工程
で、図１で説明したように第２アルミ合金を堆積させパ
ターニングして第２層配線１１’を形成する。このよう
にして本発明のボンディングパッド部が形成されるよう
になる。
絶縁膜７の表面、スルーホール８の内壁およびスルーホ
ールチタン膜９を被覆する第３の窒化チタン層１０をプ
ラズマＣＶＤ法で形成する。ここで、この第３の窒化チ
タン層１０の膜厚は５０ｎｍ程度である。以後の工程
で、図１で説明したように第２アルミ合金を堆積させパ
ターニングして第２層配線１１’を形成する。このよう
にして本発明のボンディングパッド部が形成されるよう
になる。
【００２４】以上に説明したようなチタン膜のリフトオ
フにより、スルーホール部にのみチタン膜を形成し、上
層のアルミ合金の配線下部すなわちボンディングパッド
下部にチタン膜を形成しない構造が容易に形成できるよ
うになる。
フにより、スルーホール部にのみチタン膜を形成し、上
層のアルミ合金の配線下部すなわちボンディングパッド
下部にチタン膜を形成しない構造が容易に形成できるよ
うになる。
【００２５】次に、図４に基づいて第２の実施例を説明
する。図４は本発明の第２の実施例のボンディングパッ
ド部の断面図である。この実施例の場合も、図７で示し
た第１層配線までは従来の技術とほぼ同一である。すな
わち、図４に示すように、半導体基板２１上に第１の層
間絶縁膜２２が形成され、この第１の層間絶縁膜２２上
に第１層配線が形成される。この第１層配線は第１のチ
タン層２３、第１の窒化チタン層２４、第１アルミ合金
２５および第２の窒化チタン層２６から構成される。そ
して、このような積層構造の第１層配線上に第２の層間
絶縁膜２７が形成される。
する。図４は本発明の第２の実施例のボンディングパッ
ド部の断面図である。この実施例の場合も、図７で示し
た第１層配線までは従来の技術とほぼ同一である。すな
わち、図４に示すように、半導体基板２１上に第１の層
間絶縁膜２２が形成され、この第１の層間絶縁膜２２上
に第１層配線が形成される。この第１層配線は第１のチ
タン層２３、第１の窒化チタン層２４、第１アルミ合金
２５および第２の窒化チタン層２６から構成される。そ
して、このような積層構造の第１層配線上に第２の層間
絶縁膜２７が形成される。
【００２６】そして、この第２の層間絶縁膜２７上に
は、第１層配線と電気的導通をとるためのスルーホール
２８が形成される。そして、このスルーホール８の内壁
にのみにスルーホールチタン膜２９が形成される。
は、第１層配線と電気的導通をとるためのスルーホール
２８が形成される。そして、このスルーホール８の内壁
にのみにスルーホールチタン膜２９が形成される。
【００２７】このようにして、第３の窒化チタン層３０
が前述の第２の層間絶縁膜２７上およびスルーホールチ
タン膜２９を被覆して形成される。そして、第２アルミ
合金３１が形成され、ボンディングパッド部が形成され
る。ここで、先述したようにスルーホールチタン膜２９
はスルーホールの内壁のみに形成され、リード線がボン
ディングされる領域には形成されない。そして、第３の
窒化チタン層３０が前述したスルーホール２８内壁のス
ルーホールチタン２９膜を通して第１アルミ合金に電気
接続されるようになる。
が前述の第２の層間絶縁膜２７上およびスルーホールチ
タン膜２９を被覆して形成される。そして、第２アルミ
合金３１が形成され、ボンディングパッド部が形成され
る。ここで、先述したようにスルーホールチタン膜２９
はスルーホールの内壁のみに形成され、リード線がボン
ディングされる領域には形成されない。そして、第３の
窒化チタン層３０が前述したスルーホール２８内壁のス
ルーホールチタン２９膜を通して第１アルミ合金に電気
接続されるようになる。
【００２８】次に、第２の実施例の構造のボンディング
パッド部の形成方法を図５と図６に基づいて説明する。
図５および図６は本発明の製造工程順の断面図である。
パッド部の形成方法を図５と図６に基づいて説明する。
図５および図６は本発明の製造工程順の断面図である。
【００２９】図５（ａ）に示すように、半導体基板２１
上にＣＶＤ法により膜厚５００ｎｍ程度のシリコン酸化
膜を形成する。ここで、このシリコン酸化膜に下地段差
による凹凸がある場合には化学的機械研磨（ＣＭＰ）が
施されその表面が平坦化される。このようにして第１の
層間絶縁膜２２を形成する。
上にＣＶＤ法により膜厚５００ｎｍ程度のシリコン酸化
膜を形成する。ここで、このシリコン酸化膜に下地段差
による凹凸がある場合には化学的機械研磨（ＣＭＰ）が
施されその表面が平坦化される。このようにして第１の
層間絶縁膜２２を形成する。
【００３０】次に、スパッタ法で膜厚が１００ｎｍ程度
のチタン薄膜を堆積し、引き続いてプラズマＣＶＤ法で
膜厚が１５０ｎｍ程度の窒化チタン薄膜を積層して堆積
する。そして、この窒化チタン薄膜に積層するアルミと
銅の合金膜をスパッタ法で堆積する。ここで、合金膜の
膜厚は５００ｎｍ程度である。さらに、この合金膜に積
層して膜厚が１００ｎｍ程度の窒化チタン薄膜を堆積す
る。このようにした後、公知のフォトリソグラフィ技術
とドライエッチング技術でこれらの積層した金属膜をパ
ターニングする。この加工により、第１のチタン層２
３、第１の窒化チタン層２４、第１アルミ合金２５およ
び第２の窒化チタン層２６が形成されて第１層配線が形
成されるようになる。
のチタン薄膜を堆積し、引き続いてプラズマＣＶＤ法で
膜厚が１５０ｎｍ程度の窒化チタン薄膜を積層して堆積
する。そして、この窒化チタン薄膜に積層するアルミと
銅の合金膜をスパッタ法で堆積する。ここで、合金膜の
膜厚は５００ｎｍ程度である。さらに、この合金膜に積
層して膜厚が１００ｎｍ程度の窒化チタン薄膜を堆積す
る。このようにした後、公知のフォトリソグラフィ技術
とドライエッチング技術でこれらの積層した金属膜をパ
ターニングする。この加工により、第１のチタン層２
３、第１の窒化チタン層２４、第１アルミ合金２５およ
び第２の窒化チタン層２６が形成されて第１層配線が形
成されるようになる。
【００３１】次に、この積層した第１層配線を被覆する
ようにして膜厚が５００ｎｍ程度の第２の層間絶縁膜２
７を形成する。この第２の層間絶縁膜２７は、プラズマ
ＣＶＤ法で堆積される膜厚が１５００ｎｍ程度のシリコ
ン酸化膜である。ここで、このシリコン酸化膜にはＣＭ
Ｐによる平坦化が施されている。
ようにして膜厚が５００ｎｍ程度の第２の層間絶縁膜２
７を形成する。この第２の層間絶縁膜２７は、プラズマ
ＣＶＤ法で堆積される膜厚が１５００ｎｍ程度のシリコ
ン酸化膜である。ここで、このシリコン酸化膜にはＣＭ
Ｐによる平坦化が施されている。
【００３２】次に、図５（ｂ）に示すように、公知のフ
ォトリソグラフィ技術とドライエッチング技術で第２の
層間絶縁膜２７をエッチングしてスルーホール２８を形
成する。このドライエッチングでは、スルーホール２８
の底部にある第２の窒化チタン層２６も除去される。こ
こで、このスルーホール２８の寸法は１０μｍ角程度の
大きさであり、このスルーホール２８が複数個例えば４
個程度並べて形成されるものとする。
ォトリソグラフィ技術とドライエッチング技術で第２の
層間絶縁膜２７をエッチングしてスルーホール２８を形
成する。このドライエッチングでは、スルーホール２８
の底部にある第２の窒化チタン層２６も除去される。こ
こで、このスルーホール２８の寸法は１０μｍ角程度の
大きさであり、このスルーホール２８が複数個例えば４
個程度並べて形成されるものとする。
【００３３】次に、図５（ｃ）に示すように膜厚が１０
０ｎｍ程度のチタン膜３２を堆積させる。ここで、この
チタン膜３２はスパッタ法で堆積され、第２の層間絶縁
膜２７の表面およびスルーホール２８の内壁を被覆する
ようにしてほぼ均一に形成される。
０ｎｍ程度のチタン膜３２を堆積させる。ここで、この
チタン膜３２はスパッタ法で堆積され、第２の層間絶縁
膜２７の表面およびスルーホール２８の内壁を被覆する
ようにしてほぼ均一に形成される。
【００３４】次に、図６（ａ）に示すように、チタン膜
３２を保護する埋込み材３３をスルーホール２８内に充
填する。ここで、この埋込み材３３はフォトレジストあ
るいは塗布ガラス（ＳＯＧ）等で形成される。このよう
にした後、ＣＭＰ法で第２の層間絶縁膜２７上のチタン
膜３２が研磨され除去される。この場合、研磨されるチ
タン膜の研磨の残りクズが前述の埋込み材３３の表面に
形成される。
３２を保護する埋込み材３３をスルーホール２８内に充
填する。ここで、この埋込み材３３はフォトレジストあ
るいは塗布ガラス（ＳＯＧ）等で形成される。このよう
にした後、ＣＭＰ法で第２の層間絶縁膜２７上のチタン
膜３２が研磨され除去される。この場合、研磨されるチ
タン膜の研磨の残りクズが前述の埋込み材３３の表面に
形成される。
【００３５】次に、埋込み材３３をエッチング除去す
る。例えば、埋込み材がフォトレジストの場合には、有
機溶剤への浸漬で埋込み材３３を除去する。また、この
埋込み材がＳＯＧの場合には、希弗酸溶液への浸漬で埋
込み材３３を除去する。この埋込み材３３の除去によ
り、同時に、前述したチタン膜の研磨の残りクズも除去
されるようになる。
る。例えば、埋込み材がフォトレジストの場合には、有
機溶剤への浸漬で埋込み材３３を除去する。また、この
埋込み材がＳＯＧの場合には、希弗酸溶液への浸漬で埋
込み材３３を除去する。この埋込み材３３の除去によ
り、同時に、前述したチタン膜の研磨の残りクズも除去
されるようになる。
【００３６】以後の工程では、第１の実施例で説明した
図３（ｂ）に示す第３の窒化チタン層１０を形成した
後、図４に示すように第２アルミ合金３１を形成して本
発明の第２の実施例の構造のボンディングパッド部が形
成されるようになる。
図３（ｂ）に示す第３の窒化チタン層１０を形成した
後、図４に示すように第２アルミ合金３１を形成して本
発明の第２の実施例の構造のボンディングパッド部が形
成されるようになる。
【００３７】以上の２つの実施例では、第２層配線がボ
ンディングパッドになる場合について説明した。しか
し、この第２層配線が半導体装置の多層配線の上層の信
号伝達用配線となる場合でも効果のあることに言及して
おく。この場合の効果は、配線の信頼性を向上させるこ
とである。すなわち、配線下部にチタン膜が形成されな
いために、下地のリコン酸化膜との化学反応はなく酸化
チタン層は形成されない。そして、衝撃等による配線の
剥れの生じることはなくなる。
ンディングパッドになる場合について説明した。しか
し、この第２層配線が半導体装置の多層配線の上層の信
号伝達用配線となる場合でも効果のあることに言及して
おく。この場合の効果は、配線の信頼性を向上させるこ
とである。すなわち、配線下部にチタン膜が形成されな
いために、下地のリコン酸化膜との化学反応はなく酸化
チタン層は形成されない。そして、衝撃等による配線の
剥れの生じることはなくなる。
【００３８】
【発明の効果】以上に説明したように、本発明の半導体
装置では、ボンディングパッド部の下にチタン膜が存在
しないため、リード線のボンディング時にボンディング
パッドが剥がれにくく、歩留まりのが大幅に向上する。
また、下層配線上のスルーホール部にはチタンが存在す
るため、下層配線と上層配線とを接続するスルーホール
部の抵抗は低減し、半導体装置の動作スピードの高速化
は容易に確保される。
装置では、ボンディングパッド部の下にチタン膜が存在
しないため、リード線のボンディング時にボンディング
パッドが剥がれにくく、歩留まりのが大幅に向上する。
また、下層配線上のスルーホール部にはチタンが存在す
るため、下層配線と上層配線とを接続するスルーホール
部の抵抗は低減し、半導体装置の動作スピードの高速化
は容易に確保される。
【図１】本発明の第１の実施例を説明するための平面図
と断面図である。
と断面図である。
【図２】本発明の第１の実施例を説明するための製造工
程順の断面図である。
程順の断面図である。
【図３】本発明の第１の実施例を説明するための製造工
程順の断面図である。
程順の断面図である。
【図４】本発明の第２の実施例を説明するための断面図
である。
である。
【図５】本発明の第２の実施例を説明するための製造工
程順の断面図である。
程順の断面図である。
【図６】本発明の第２の実施例を説明するための製造工
程順の断面図である。
程順の断面図である。
【図７】従来の技術を説明するための平面図と断面図で
ある。
ある。
１，２１，１０１ 半導体基板 ２，２２，１０２ 第１の層間絶縁膜 ３，２３，１０３ 第１のチタン層 ４，２４，１０４ 第１の窒化チタン層 ５，２５，１０５ 第１アルミ合金 ５’１０５’ 第１層配線 ６，２６，１０６ 第２の窒化チタン層 ７，２７，１０７ 第２の層間絶縁膜 ８，２８，１０８ スルーホール ９，２９， スルーホールチタン膜 １０，３０，１１０ 第３の窒化チタン層 １１，３１，１１１ 第２アルミ合金 １１’，１１１’ 第２層配線 １２ レジストマスク １３，３２ チタン膜 ３３ 埋込み材 １０９ 第２のチタン層
Claims (4)
- 【請求項１】 半導体基板上に第１の層間絶縁膜が形成
され前記第１の層間絶縁膜上に第１の配線が形成され前
記第１の配線を被覆してシリコン酸化膜による第２の層
間絶縁膜が形成され前記第１の配線上の前記第２の層間
絶縁膜の所定の領域にスルーホールが形成され且つ前記
スルーホールの内部のみにチタン膜が形成された構造を
有し、第２の配線が、前記第２の層間絶縁膜および前記
チタン膜に直接接する窒化チタン層とアルミ合金との積
層した金属膜、あるいは前記第２の層間絶縁膜および前
記チタン膜に直接接するアルミ合金で形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 前記第２の配線がリード線のボンディン
グを行う金属配線部分すなわちボンディングパッド部を
構成していることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 レジストマスクをエッチングのマスクに
用いたドライエッチングで前記第１の配線上の前記第２
の層間絶縁膜にスルーホールを形成する工程と、運動方
向の揃えられたチタン原子を前記レジストマスク上から
付着させ前記レジストマスク上および前記スルーホール
の底部にチタン膜を被着させる工程と、前記チタン膜を
被着させた後前記レジストマスクを除去し前記スルーホ
ールの底部のみにチタン膜を形成する工程と、を含むこ
とを特徴とする請求項１または請求項２記載の半導体装
置の製造方法。 - 【請求項４】 前記第１の配線上の前記第２の層間絶縁
膜にスルーホールを形成した後前記第２の層間絶縁膜の
表面および前記スルーホールの内壁に一様に被着するチ
タン膜を堆積させる工程と、前記チタン膜の被着した前
記スルーホール内に埋込み材を埋設する工程と、前記埋
込み材を埋設した後前記第２の層間絶縁膜上のチタン膜
を化学的機械研磨で除去し前記スルーホール内のみにチ
タン膜を形成する工程と、を含むことを特徴とする請求
項１または請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155815A JPH098134A (ja) | 1995-06-22 | 1995-06-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155815A JPH098134A (ja) | 1995-06-22 | 1995-06-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098134A true JPH098134A (ja) | 1997-01-10 |
Family
ID=15614086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7155815A Pending JPH098134A (ja) | 1995-06-22 | 1995-06-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098134A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417568B1 (en) | 1999-03-12 | 2002-07-09 | Nec Corporation | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284937A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPH04717A (ja) * | 1990-04-18 | 1992-01-06 | Seikosha Co Ltd | 半導体装置およびその製造方法 |
| JPH056915A (ja) * | 1991-06-27 | 1993-01-14 | Fujitsu Ltd | 半導体装置の電極パツド構造 |
-
1995
- 1995-06-22 JP JP7155815A patent/JPH098134A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284937A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPH04717A (ja) * | 1990-04-18 | 1992-01-06 | Seikosha Co Ltd | 半導体装置およびその製造方法 |
| JPH056915A (ja) * | 1991-06-27 | 1993-01-14 | Fujitsu Ltd | 半導体装置の電極パツド構造 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417568B1 (en) | 1999-03-12 | 2002-07-09 | Nec Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971209 |