JPS5911630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5911630A JPS5911630A JP12075582A JP12075582A JPS5911630A JP S5911630 A JPS5911630 A JP S5911630A JP 12075582 A JP12075582 A JP 12075582A JP 12075582 A JP12075582 A JP 12075582A JP S5911630 A JPS5911630 A JP S5911630A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、シリコン基板上の８１０．膜上に形成された
Ｓｔ、Ｎ４膜を所定のパターンに従ってｓ ｉｏ、膜に
対して選択的にエツチングする半導体装置の製造方法に
関する。
Ｓｔ、Ｎ４膜を所定のパターンに従ってｓ ｉｏ、膜に
対して選択的にエツチングする半導体装置の製造方法に
関する。
第１図にバイポーラＩＣを製造するプロセスを示す。シ
リコン基板１の上に熱酸化によりｓｉｏ。
リコン基板１の上に熱酸化によりｓｉｏ。
膜２を形成し、その上に形成されたＳｉ８Ｎ４膜・のベ
ース部Ｂおよびエミッタ部Ｅをフォトエツチングする（
第１図（ａ））。その後Ｓ ｔｏ、膜２をエミッタ部の
みフォトエツチングしく第１図（ｂ）） 、エミッタ拡
散源のポリシリコン４をエミッタ部Ｅ上に形成しく第１
図（Ｃ）） 、ＣＶＤ膜を形成した後、フォトエツチン
グ法によりベース部Ｂの８ｉ０’、膜２の穴あけをおこ
なう （第１図（ｄ））。第１図（ａ）に示すような、
ＳｔＯ，膜２上に形成された５ｉａＮ４膜３をエッチン
、グする方法としてｌｄ、従来湿式エツチングがおこな
われている。湿式エツチングは等方性エツチングである
ため、第２図（ａ）に示すようにフォトレジスト５の下
側までエツチングされいわゆるアンダーカットが生じ、
寸法精度が悪くなり、微細加工することが困難であった
。捷だ異方性エツチングである反応性イオンエツチング
（以下１’−ＲＩＥＪという）でおこなった場合、８１
．Ｎ４膜３とＳ１０．膜２を選択的にエツチングす名こ
とはむずかしく、第２図（ｂ）に示すように５ＩＯ２膜
２もエツチングされてしまう問題があった。またＲＩＥ
においてＳ ｉ３Ｎμ３をＳｉｎ、膜２から選択的にエ
ツチングするために、フレオンガスと酸素の混合雰囲気
中でＲＩ、、、Ｅをおこなった場合は、同時にフォトレ
ジスト５もエツチングされてし１い、パターニングがで
きなくなってしまう問題があった。
ース部Ｂおよびエミッタ部Ｅをフォトエツチングする（
第１図（ａ））。その後Ｓ ｔｏ、膜２をエミッタ部の
みフォトエツチングしく第１図（ｂ）） 、エミッタ拡
散源のポリシリコン４をエミッタ部Ｅ上に形成しく第１
図（Ｃ）） 、ＣＶＤ膜を形成した後、フォトエツチン
グ法によりベース部Ｂの８ｉ０’、膜２の穴あけをおこ
なう （第１図（ｄ））。第１図（ａ）に示すような、
ＳｔＯ，膜２上に形成された５ｉａＮ４膜３をエッチン
、グする方法としてｌｄ、従来湿式エツチングがおこな
われている。湿式エツチングは等方性エツチングである
ため、第２図（ａ）に示すようにフォトレジスト５の下
側までエツチングされいわゆるアンダーカットが生じ、
寸法精度が悪くなり、微細加工することが困難であった
。捷だ異方性エツチングである反応性イオンエツチング
（以下１’−ＲＩＥＪという）でおこなった場合、８１
．Ｎ４膜３とＳ１０．膜２を選択的にエツチングす名こ
とはむずかしく、第２図（ｂ）に示すように５ＩＯ２膜
２もエツチングされてしまう問題があった。またＲＩＥ
においてＳ ｉ３Ｎμ３をＳｉｎ、膜２から選択的にエ
ツチングするために、フレオンガスと酸素の混合雰囲気
中でＲＩ、、、Ｅをおこなった場合は、同時にフォトレ
ジスト５もエツチングされてし１い、パターニングがで
きなくなってしまう問題があった。
本発明は、上記事情を考慮してなされたもので、アンダ
ーカットされることな（、Ｓｌ、Ｎ、膜ｆｔＳｉＯ２膜
に対して選択的にエツチングする半導体装置の製造方法
を提供することを目的とする。
ーカットされることな（、Ｓｌ、Ｎ、膜ｆｔＳｉＯ２膜
に対して選択的にエツチングする半導体装置の製造方法
を提供することを目的とする。
この目的を達成するために、本発明による半導体装置の
製造方法は、８１．Ｎ４膜上に第２のｓｉｏ、膜を形成
した後に、所定のパターンの開口部を有するフォトレジ
ストを形成する工程と、フレオンガスと水素とからガる
第１の混合ガスの雰囲気において前記開口部の前記第２
のＳｔＯ，を反応性イオンエツチングする工程と、フレ
オンガスと酸素とからなる第２の混合ガスの雰囲気にお
いて、５パスカル以下の圧力で、前記開口部の前記ｓｌ
、ｍ４膜を、Ｓｉｎ、膜に対して選択的に反応性イオン
エツチングする工程とからなることを特徴とする。
製造方法は、８１．Ｎ４膜上に第２のｓｉｏ、膜を形成
した後に、所定のパターンの開口部を有するフォトレジ
ストを形成する工程と、フレオンガスと水素とからガる
第１の混合ガスの雰囲気において前記開口部の前記第２
のＳｔＯ，を反応性イオンエツチングする工程と、フレ
オンガスと酸素とからなる第２の混合ガスの雰囲気にお
いて、５パスカル以下の圧力で、前記開口部の前記ｓｌ
、ｍ４膜を、Ｓｉｎ、膜に対して選択的に反応性イオン
エツチングする工程とからなることを特徴とする。
第３図を用いて本発明の一実施例による半導体装置の製
造方法を説明する。シリコン基板１上に熱酸化により８
１０．膜２を形成し、その上に５ｔ３Ｎ４膜３を形成す
る。ここで直接フォトレジストを塗布することなく、そ
の前にＣＶＤ法またはスパッタ法により。ｓ ｔ’ｏ、
膜１０ヲ形成する。その後、所定のパターンのフォトレ
ジスト１１ヲ塗布する（第３図（ａ））。代表的な膜厚
として４ｊＳｉＯ，膜２は１００ＯＡ、レジストは１μ
である。
造方法を説明する。シリコン基板１上に熱酸化により８
１０．膜２を形成し、その上に５ｔ３Ｎ４膜３を形成す
る。ここで直接フォトレジストを塗布することなく、そ
の前にＣＶＤ法またはスパッタ法により。ｓ ｔ’ｏ、
膜１０ヲ形成する。その後、所定のパターンのフォトレ
ジスト１１ヲ塗布する（第３図（ａ））。代表的な膜厚
として４ｊＳｉＯ，膜２は１００ＯＡ、レジストは１μ
である。
まずフレオンガス（例えばＣＦ４ガス）と水素を混合し
た雰囲気でＲＩＥを〉こない、ＳｉＯ，膜１０をエツチ
ングする。この時Ｓ ｉ ｓＮ４膜３もわずかにエツチ
ングされるが、後の工程でエツチングするものであり問
題はない。またこの雰囲気中ではフォトレジストは、は
とんどエツチングされない。
た雰囲気でＲＩＥを〉こない、ＳｉＯ，膜１０をエツチ
ングする。この時Ｓ ｉ ｓＮ４膜３もわずかにエツチ
ングされるが、後の工程でエツチングするものであり問
題はない。またこの雰囲気中ではフォトレジストは、は
とんどエツチングされない。
次に雰囲気のエッチングガスヲ変更し、ＣＦ４ガスと酸
素を混合した雰囲気でＲＩＥ’ｉおこなう。
素を混合した雰囲気でＲＩＥ’ｉおこなう。
Ｘ 空Ｗは、１．３パスカルで、ＲＩＥのノくワーを３
００Ｗとする。このとき、ＣＦ４ガス′ｆ：２ｃｃ１分
、酸素を２８ｃｃ／分の流量で、ＲＩＥをおこなった場
合、フォトレジスト （ポジ系）１１のエツチング速度
は９００Ａ／分、Ｓｔ ３Ｎ４膜３のエツチング速度は
１５０Ａ／分、５ｔＯ３膜２．１０のエツチング速度は
４０ Ａ／分である。したがって、Ｓ ｉ ３Ｎ４嘆と
Ｓｉｎ、膜との選択比は約４ （櫓１５０／４０）とな
り、８１ 、 Ｎ４膜３は士数分でエツチングされる。
００Ｗとする。このとき、ＣＦ４ガス′ｆ：２ｃｃ１分
、酸素を２８ｃｃ／分の流量で、ＲＩＥをおこなった場
合、フォトレジスト （ポジ系）１１のエツチング速度
は９００Ａ／分、Ｓｔ ３Ｎ４膜３のエツチング速度は
１５０Ａ／分、５ｔＯ３膜２．１０のエツチング速度は
４０ Ａ／分である。したがって、Ｓ ｉ ３Ｎ４嘆と
Ｓｉｎ、膜との選択比は約４ （櫓１５０／４０）とな
り、８１ 、 Ｎ４膜３は士数分でエツチングされる。
その間フォトレジスト１１は、完全にエツチングされる
が、ＳｉＯ□膜２．１０は残ることとなる（第３図（Ｃ
））。ＣＦ４ガスとｒ俊素との混合気体雰囲気において
、５ｔ３Ｎ４膜とＳｔ Ｏ，膜との選択比が４と高いの
は、８１．Ｎ４膜と雰囲気の酸素が結びつきやすく、Ｎ
Ｏ３として出ていきやすいため、５ｔｓＮ４膜のエツチ
ング速度が犀〈なり、これに対しＳｉｎ、膜には酸素が
結びつきやすいことがないからであると考えられる。
が、ＳｉＯ□膜２．１０は残ることとなる（第３図（Ｃ
））。ＣＦ４ガスとｒ俊素との混合気体雰囲気において
、５ｔ３Ｎ４膜とＳｔ Ｏ，膜との選択比が４と高いの
は、８１．Ｎ４膜と雰囲気の酸素が結びつきやすく、Ｎ
Ｏ３として出ていきやすいため、５ｔｓＮ４膜のエツチ
ング速度が犀〈なり、これに対しＳｉｎ、膜には酸素が
結びつきやすいことがないからであると考えられる。
このよう、に本実施例によれば、アンダーカットされる
ことなく、Ｓｉ、Ｎ、ＩＩＱを選択的にエツチングする
ことができる。
ことなく、Ｓｉ、Ｎ、ＩＩＱを選択的にエツチングする
ことができる。
先の実施例では、真空度は１．３パスカルであったが、
これより高い真空度であれば、よりＳｉｎ、膜に対する
８１ 、Ｎ４膜の選択比を′より高くすることができる
。また雰囲気としてフレオンガスを減らした方が選択比
をより高くすることができる。
これより高い真空度であれば、よりＳｉｎ、膜に対する
８１ 、Ｎ４膜の選択比を′より高くすることができる
。また雰囲気としてフレオンガスを減らした方が選択比
をより高くすることができる。
以上の通り、本発明によれば、アンダーカットを生ずる
ことなく、５ｔ３Ｎ４膜を選択的にエツチングすること
ができる。したがってフォトレジストの開口寸法そのま
まで、８１．Ｎ４膜をエツチングすることができ、微細
なパターンを′加工するヒテがで為 きる。更に本発明によれば、ＳｉＯ，膜にフォトレジス
トを塗布することとしているため、Ｓｉ３Ｎ、膜に塗布
するよりフォトレジスタの密着性がよく、正確ナパター
ニングが可能となる。
ことなく、５ｔ３Ｎ４膜を選択的にエツチングすること
ができる。したがってフォトレジストの開口寸法そのま
まで、８１．Ｎ４膜をエツチングすることができ、微細
なパターンを′加工するヒテがで為 きる。更に本発明によれば、ＳｉＯ，膜にフォトレジス
トを塗布することとしているため、Ｓｉ３Ｎ、膜に塗布
するよりフォトレジスタの密着性がよく、正確ナパター
ニングが可能となる。
第１図（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ）は
バイポーラＩＣｉ製造するプロセスを示す工程図、 第２図（ａ） 、 （ｂ）はそれぞれ従来の半導体装置
の製造方法によるＳｉ、Ｎ４膜のエツチング状態を示す
半導体装置の断面図、 第３図（ａ） ｔ （ｂ） ｌ （ｃ）は本発明の一実
施例による半導体装置の製造方法を説明する工程図であ
る。 １・・・シリコン基板、２・・・ＳｔＯ，膜、３・・・
Ｓｔ、Ｎ、膜、４・・・ポリシリコン、５・・・フォト
レジスト、■ｏ・・・Ｓｉｎ、膜、１１・・・フォトレ
ジスト。
バイポーラＩＣｉ製造するプロセスを示す工程図、 第２図（ａ） 、 （ｂ）はそれぞれ従来の半導体装置
の製造方法によるＳｉ、Ｎ４膜のエツチング状態を示す
半導体装置の断面図、 第３図（ａ） ｔ （ｂ） ｌ （ｃ）は本発明の一実
施例による半導体装置の製造方法を説明する工程図であ
る。 １・・・シリコン基板、２・・・ＳｔＯ，膜、３・・・
Ｓｔ、Ｎ、膜、４・・・ポリシリコン、５・・・フォト
レジスト、■ｏ・・・Ｓｉｎ、膜、１１・・・フォトレ
ジスト。
Claims (1)
- 【特許請求の範囲】 １、シリコン基板、上の第１のＳｉｎ、膜上に形成され
たＳｉ３Ｎ４膜を所定のパターンに従って前記第１のＳ
ｔＯ，膜に対して選択的にエツチングする半導体装置
の製造方法において、 前記Ｓｉ、Ｎ４膜上に第２のｓｉｏ、膜を形成した後に
、所定のパターンの開口部を有するフォトレジストを形
成する工程と、 フレオンガスと水素とからなる第１の混合ガスの雰囲気
におい℃前記開口部の前記第２のＳｔＯ。 ［−反応性イオンエツチングする工程と、フレオンガス
と酸素とからなる第２の混合ガスの雰囲気吟おいて、５
パスカル以下の圧力で、前記開口部の前記Ｓ ｉ 、
Ｎ４膜を、前記第１の８１０゜膜に対して選択的に反応
性イオンエツチングする工程とを有することを特徴とす
る半導体装置の製造方法。 ２、特許請求の範囲第１項記載の方法において、前記第
２の混合気体はフレオンガスよりも酸素の方が多いこと
を特徴とする半導体装置の製造方法。 ３、特許請求の範囲第１項又は第２項記載の方法におい
て、前記フレオンガスはＣＦ４ガスであることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075582A JPS5911630A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075582A JPS5911630A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911630A true JPS5911630A (ja) | 1984-01-21 |
Family
ID=14794182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12075582A Pending JPS5911630A (ja) | 1982-07-12 | 1982-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911630A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112731A (ja) * | 1987-10-27 | 1989-05-01 | Toshiba Corp | シリコン窒化膜のドライエッチング方法 |
| EP1557879A2 (en) * | 1995-05-29 | 2005-07-27 | Sony Corporation | Method of forming connection hole |
| US8119537B2 (en) * | 2004-09-02 | 2012-02-21 | Micron Technology, Inc. | Selective etching of oxides to metal nitrides and metal oxides |
-
1982
- 1982-07-12 JP JP12075582A patent/JPS5911630A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112731A (ja) * | 1987-10-27 | 1989-05-01 | Toshiba Corp | シリコン窒化膜のドライエッチング方法 |
| EP1557879A2 (en) * | 1995-05-29 | 2005-07-27 | Sony Corporation | Method of forming connection hole |
| EP1557879A3 (en) * | 1995-05-29 | 2005-08-10 | Sony Corporation | Method of forming connection hole |
| US8119537B2 (en) * | 2004-09-02 | 2012-02-21 | Micron Technology, Inc. | Selective etching of oxides to metal nitrides and metal oxides |
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