JPS5955023A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5955023A JPS5955023A JP16620582A JP16620582A JPS5955023A JP S5955023 A JPS5955023 A JP S5955023A JP 16620582 A JP16620582 A JP 16620582A JP 16620582 A JP16620582 A JP 16620582A JP S5955023 A JPS5955023 A JP S5955023A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- film
- nitride film
- etching
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はシリコン窒化膜の加工に適用されるドライエ
ツチング方法の改良を行なっている半導体装置の製造方
法に関する。 ・〔発明の技術的背景及びその問題点
〕 半導体装置の製造工程におけるシリコン窒化Ｋ 、（８
Ｉｓ ”’４’ ）はパッシベーションｇ、選択酸化マ
スク、セルファライン用マスクとして広範囲に使用され
ている。通常、半導体装置（二おい−１０１ てシリコン窒化膜（Ｓ輸Ｎ４ ）の下地膜はシリコン
酸化膜（８ｉ０．′膜：）であるためエツチング
□時においてはシリコン窒化膜（８ｔ、Ｎ４）□とシリ
コン酸化ＤＩ（Ｓｉｎ、膜）とのエツチングの選択が重
要な問題となっている。例えば、湿式エツチングでは熱
リン酸が使われ、Ｓ Ｉ Ｂ Ｎ４ ／８１０、主１０
０程度であるがレジストをエッチ□ングマスクとして使
用できないという欠点かあ、・つた。一方、ドライエツ
チング工程におけるプラズマエツチングによれば、レジ
ストを直接、マ、ス、りとして使用できしかもＳｉ、Ｎ
、／５ｔ０２主８と実用的になってきている。しかし、
上記したプラズマエツチングではその等方性エツチング
の為微細プロ、セスには限界があるという欠点・、があ
、つた。ところで、このような微細プロセスに対しては
反応性イオンエツチングが広く採用、・、、されてきて
いる。上記反応性イオンエツチングによるとレジストと
の寸法差がほとんど無いエツチングが可能となっている
。そして１反応性イオンエツチングにおいてその選択性
という観ロー２ 点からシリコン酸化膜（ｓｉｏｔ）／シリコン（Ｓｔ）
、ポリシリコン／シリコン酸化膜、アルミニウム（ＡＪ
り／シリコンＩＷ（［（Ｓ ｉｏｔ ）等が実用的にな
ってきている。しがし、シリコン窒化膜（Ｓ’３Ｎ４）
についてはシリコンに対しては選択性があるがシリコン
酸化膜（Ｓ ｉ ０２ ）に対してはＳ ｔ −Ｎ 、
８ ｉ −０の結合エネルギーが近いことからエツチ
ングでの選択性はほとんどないという欠点があった。
ツチング方法の改良を行なっている半導体装置の製造方
法に関する。 ・〔発明の技術的背景及びその問題点
〕 半導体装置の製造工程におけるシリコン窒化Ｋ 、（８
Ｉｓ ”’４’ ）はパッシベーションｇ、選択酸化マ
スク、セルファライン用マスクとして広範囲に使用され
ている。通常、半導体装置（二おい−１０１ てシリコン窒化膜（Ｓ輸Ｎ４ ）の下地膜はシリコン
酸化膜（８ｉ０．′膜：）であるためエツチング
□時においてはシリコン窒化膜（８ｔ、Ｎ４）□とシリ
コン酸化ＤＩ（Ｓｉｎ、膜）とのエツチングの選択が重
要な問題となっている。例えば、湿式エツチングでは熱
リン酸が使われ、Ｓ Ｉ Ｂ Ｎ４ ／８１０、主１０
０程度であるがレジストをエッチ□ングマスクとして使
用できないという欠点かあ、・つた。一方、ドライエツ
チング工程におけるプラズマエツチングによれば、レジ
ストを直接、マ、ス、りとして使用できしかもＳｉ、Ｎ
、／５ｔ０２主８と実用的になってきている。しかし、
上記したプラズマエツチングではその等方性エツチング
の為微細プロ、セスには限界があるという欠点・、があ
、つた。ところで、このような微細プロセスに対しては
反応性イオンエツチングが広く採用、・、、されてきて
いる。上記反応性イオンエツチングによるとレジストと
の寸法差がほとんど無いエツチングが可能となっている
。そして１反応性イオンエツチングにおいてその選択性
という観ロー２ 点からシリコン酸化膜（ｓｉｏｔ）／シリコン（Ｓｔ）
、ポリシリコン／シリコン酸化膜、アルミニウム（ＡＪ
り／シリコンＩＷ（［（Ｓ ｉｏｔ ）等が実用的にな
ってきている。しがし、シリコン窒化膜（Ｓ’３Ｎ４）
についてはシリコンに対しては選択性があるがシリコン
酸化膜（Ｓ ｉ ０２ ）に対してはＳ ｔ −Ｎ 、
８ ｉ −０の結合エネルギーが近いことからエツチ
ングでの選択性はほとんどないという欠点があった。
この発明は上記の点に鑑みてなされたもので。
下地がシリコン酸化ｇ（ｓ１０２）であるシリコン窒化
膜（Ｓｉ、Ｎ、）をエツチングする場合に選択的なエツ
チングを行ないうる半導体装置の製造方法を提供するこ
とにある。
膜（Ｓｉ、Ｎ、）をエツチングする場合に選択的なエツ
チングを行ないうる半導体装置の製造方法を提供するこ
とにある。
反応性イオンエツチングによるシリコン窒化膜（ｓｉ、
Ｎ４）のエツチングにおいて、あらがじめ選択的にフッ
素イオンをシリコン窒化膜（８ｉ、Ｎ４）にイオン注入
し、上記シリコン窒化膜（ＳｉＩＩＮ４）を反応性イオ
ンエツチングし。
Ｎ４）のエツチングにおいて、あらがじめ選択的にフッ
素イオンをシリコン窒化膜（８ｉ、Ｎ４）にイオン注入
し、上記シリコン窒化膜（ＳｉＩＩＮ４）を反応性イオ
ンエツチングし。
その際にシリコン窒化膜（Ｓｔ、Ｎ４）中に注入された
フッ素をラジカル化してシリコン窒化膜（８ｉ、Ｎ、）
の増速エツチングを行なっている・〔発明の実施例〕 以下、図面を参照してこの発明の一実施例を説明する。
フッ素をラジカル化してシリコン窒化膜（８ｉ、Ｎ、）
の増速エツチングを行なっている・〔発明の実施例〕 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の一実施例を示す半導体装置の製造方
法を示す図である。まず、同図（Ａｌにおいて、１１は
半導体基板、１２は上記半導体基板１１表面に形成だれ
たベース拡散層、１３はシリコン酸化膜（８ｉ０．）、
１４はシリコン窒化膜（８ｉ３Ｎ４）Ｃある。そして、
上記シリコン窒化膜（８ｉ、Ｎ、 ） １４上にフォ
トレジスト膜１５を塗布し、上記フォトレジスト膜１５
を選択的に露光、現象して開口部１６゜１７＋４，１７
ｂ １８ａ、１８ｂを形成する。
法を示す図である。まず、同図（Ａｌにおいて、１１は
半導体基板、１２は上記半導体基板１１表面に形成だれ
たベース拡散層、１３はシリコン酸化膜（８ｉ０．）、
１４はシリコン窒化膜（８ｉ３Ｎ４）Ｃある。そして、
上記シリコン窒化膜（８ｉ、Ｎ、 ） １４上にフォ
トレジスト膜１５を塗布し、上記フォトレジスト膜１５
を選択的に露光、現象して開口部１６゜１７＋４，１７
ｂ １８ａ、１８ｂを形成する。
次に、同図（■１）に示すように、上記フォトレジスト
膜１５をマスクとして上記開口部１６゜１７ｍ、１７ｂ
、１Ｂ＋１，１８ｂから上記シリコン窒化膜（５ｔ３Ｎ
、 ） Ｊ Ｊ中にフッ素イオンをイオン注入する。こ
の時の条件はｇｖ＝６゜ＫｅＶ、 Ｑｄ ＝ １．ｏ
Ｘ １０ ｔｓ−”である。次に。
膜１５をマスクとして上記開口部１６゜１７ｍ、１７ｂ
、１Ｂ＋１，１８ｂから上記シリコン窒化膜（５ｔ３Ｎ
、 ） Ｊ Ｊ中にフッ素イオンをイオン注入する。こ
の時の条件はｇｖ＝６゜ＫｅＶ、 Ｑｄ ＝ １．ｏ
Ｘ １０ ｔｓ−”である。次に。
同図（ｑに示すように反応性イオンエツチングにより上
記シリコン窒化膜（Ｓｒ、Ｎ、）１４をエツチングする
。この時の条件として、議力密度は０．２５ Ｗｌｃｒ
ｄ、 ＣＦ、 ＝ １５ ｃｃ／ｍｉｎ 、Ｈ。
記シリコン窒化膜（Ｓｒ、Ｎ、）１４をエツチングする
。この時の条件として、議力密度は０．２５ Ｗｌｃｒ
ｄ、 ＣＦ、 ＝ １５ ｃｃ／ｍｉｎ 、Ｈ。
＝ １２ｃｃ／ｍｉｎ 、ｌ王力＝ ｌ Ｑ ｍｔｏｒ
ｒであり、シリコン酸化膜（８ｉ０．）１３のエツチン
グ速度は１００ Ａ／ ｍｉｎと非常に遅い一方、シリ
コン窒化膜（８１３Ｎ、）２４のエツチング速度は５０
０ Ａ ／ｍｉｎと早く、シリコン酸化膜（Ｓｉｎ、）
１３に対する選択性は十分である。また、この時のマス
クとしてのフォトレジスト膜１５はフッ素イオンを注入
してあり、硬化しているので耐エツチング性も良好であ
る。次に、同図（Ｄ）に示すように、上記フォトレジス
ト膜１５を剥離し、新たにフォトレジスト膜１７を被着
して選択的に露光、現象する。この場合において、ベー
ス拡散層１３のコンタクト部分はレジストで覆われるよ
うにして、エミッタ、コレクタ部分のレジストの開口軸
ａはシリコン窒化膜（Ｓｉ２Ｎ３ ）Ｊ４のエツチング
幅すよりも広くとっておく。次に、上記フォトレジスト
膜１７及びシリコン窒化膜（８ｉ、Ｎ４ ）７４をマス
クとして、シリコン酸化１ｌｌ（Ｓｉｎ、 ） １３を
反応性イオンエツチングによりエツチングする。この時
の条件は上記シリコン酸化膜（８ｉ０．）１３が完全に
エツチングされた時、マスクとして使用されたシリコン
窒化膜（Ｓｒ、Ｎ４ ）１４の厚さが１／２になるよう
に設定しておく。これにより、同図ｆＤ）中の矢印Ｃで
示したようにエミッタ、コレクタ部の段差形状はステッ
プ上になり、同図（均に示したように、ドープドポリシ
リコン１８のステップカバレージも良好となる。
ｒであり、シリコン酸化膜（８ｉ０．）１３のエツチン
グ速度は１００ Ａ／ ｍｉｎと非常に遅い一方、シリ
コン窒化膜（８１３Ｎ、）２４のエツチング速度は５０
０ Ａ ／ｍｉｎと早く、シリコン酸化膜（Ｓｉｎ、）
１３に対する選択性は十分である。また、この時のマス
クとしてのフォトレジスト膜１５はフッ素イオンを注入
してあり、硬化しているので耐エツチング性も良好であ
る。次に、同図（Ｄ）に示すように、上記フォトレジス
ト膜１５を剥離し、新たにフォトレジスト膜１７を被着
して選択的に露光、現象する。この場合において、ベー
ス拡散層１３のコンタクト部分はレジストで覆われるよ
うにして、エミッタ、コレクタ部分のレジストの開口軸
ａはシリコン窒化膜（Ｓｉ２Ｎ３ ）Ｊ４のエツチング
幅すよりも広くとっておく。次に、上記フォトレジスト
膜１７及びシリコン窒化膜（８ｉ、Ｎ４ ）７４をマス
クとして、シリコン酸化１ｌｌ（Ｓｉｎ、 ） １３を
反応性イオンエツチングによりエツチングする。この時
の条件は上記シリコン酸化膜（８ｉ０．）１３が完全に
エツチングされた時、マスクとして使用されたシリコン
窒化膜（Ｓｒ、Ｎ４ ）１４の厚さが１／２になるよう
に設定しておく。これにより、同図ｆＤ）中の矢印Ｃで
示したようにエミッタ、コレクタ部の段差形状はステッ
プ上になり、同図（均に示したように、ドープドポリシ
リコン１８のステップカバレージも良好となる。
次に、同図（稍に示したようにベース拡散層１２上のシ
リコン酸化膜（ｓｔｏ、）１３を開孔する。
リコン酸化膜（ｓｔｏ、）１３を開孔する。
以上詳述したようにこの発明によれば、下地がシリコン
酸化膜であるシリコン窒化膜のエツチングにおいて、高
温リン酸では使用不可能であったフォトレジストの使用
が可能になり、ブ 。
酸化膜であるシリコン窒化膜のエツチングにおいて、高
温リン酸では使用不可能であったフォトレジストの使用
が可能になり、ブ 。
ラズマエッチングで生じていたレジストにのアンダーカ
ットによる微細化への問題も解決可能よＴ６３カ、アき
、０まえ、今市ア。ヮ応性イ 、□オンエツチングで
は不可能であまた□下地のシリコン酸化膜をエツチング
しないで、シリコン窒化膜をエツチングすることも可能
とすることができる。さらにまた、シリコン窒化膜の反
応性イオンエツチングの前にレジストはフッ素イオンの
注入によるダメージにより硬化して無機質化しているの
で、反応性イオンエツチング時にレジストが破損される
ことなく安定したエツチングが可能である。
ットによる微細化への問題も解決可能よＴ６３カ、アき
、０まえ、今市ア。ヮ応性イ 、□オンエツチングで
は不可能であまた□下地のシリコン酸化膜をエツチング
しないで、シリコン窒化膜をエツチングすることも可能
とすることができる。さらにまた、シリコン窒化膜の反
応性イオンエツチングの前にレジストはフッ素イオンの
注入によるダメージにより硬化して無機質化しているの
で、反応性イオンエツチング時にレジストが破損される
ことなく安定したエツチングが可能である。
第１図（Ａ）〜（Ｆ′１はこの発明の一実施例を示す半
導体装置の製造方法を示す図である。 １１・・・半導体基板、Ｊ、９・・・シリコン酸化膜。 １４・・″シリコン窒化膜、１５・・・フォトレジスト
膜。 出願人代理人 弁理士 鈴 江 ″武１° 彦１１
１− （′ｖ′）−一 りぐ−−
導体装置の製造方法を示す図である。 １１・・・半導体基板、Ｊ、９・・・シリコン酸化膜。 １４・・″シリコン窒化膜、１５・・・フォトレジスト
膜。 出願人代理人 弁理士 鈴 江 ″武１° 彦１１
１− （′ｖ′）−一 りぐ−−
Claims (1)
- 反応性イオンエツチングによるシリコン窒化膜のエツチ
ング工程において、上記シリコン窒化膜にあらかじめフ
ッ素イオンを選択的（−イオン注入すること（＝より上
記シリコン窒化膜のエツチング・速度を高める□ように
したことを特徴とする半導体装置の製造方法。□ ：
・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16620582A JPS5955023A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16620582A JPS5955023A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955023A true JPS5955023A (ja) | 1984-03-29 |
Family
ID=15827034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16620582A Pending JPS5955023A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955023A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287283A (ja) * | 1988-05-12 | 1989-11-17 | Mitsubishi Electric Corp | 膜の加工方法 |
| WO2012116887A1 (de) * | 2011-02-28 | 2012-09-07 | Osram Opto Semiconductors Gmbh | Verfahren zur herstellung von lichtauskoppelstrukturen in einem halbleiterkörper und licht emittierender halbleiterkörper |
-
1982
- 1982-09-24 JP JP16620582A patent/JPS5955023A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287283A (ja) * | 1988-05-12 | 1989-11-17 | Mitsubishi Electric Corp | 膜の加工方法 |
| WO2012116887A1 (de) * | 2011-02-28 | 2012-09-07 | Osram Opto Semiconductors Gmbh | Verfahren zur herstellung von lichtauskoppelstrukturen in einem halbleiterkörper und licht emittierender halbleiterkörper |
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