JPH0478168A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は微細なゲート電極を有するＭＯＳ型半導体装置
及びその製造方法に関する。

［従来の技術］ 第２図（ａ）乃至（ｃ）は従来のＭＯＳ型半導体装置の
製造方法を工程順に示す断面図である。

先ず、第２図（ａ）に示すように、シリコン基板１１上
に熱酸化膜１２を形成した後、全面に多結晶シリコンＭ
、１４を被着する。

次いで、第２図（ｂ）に示すように、フォトリングラフ
ィ技術により多結晶シリコン゛膜１４上にフォトレジス
ト膜１５を局所的に形成する。

次に、第２図、（Ｃ）に示すように、フォトレジスト［
１５をマスクとして多結晶シリコン膜１４をエツチング
してフォトレジスト膜１５に被覆されていない部分の多
結晶シリコン膜１４を選択的に除去する。その後、フォ
トレジスト膜１５を除去する。これにより、熱酸化膜（
ゲート酸化膜）１２上に多結晶ンリコン膜１４からなる
ゲート電極が形成される。

［発明が解決しようとする課題］ しかしながら、上述した従来のＭＯＳ型半導体装置の製
造方法においては、微細なゲート電極を形成しようとす
る場合に、フォトリングラフィ技術の限界及び多結晶シ
リコン膜１４のエツチング時におけるサイドエツチング
等により、ゲート幅の寸法が制約されるという問題点が
ある。このため、従来方法においては、ゲート電極のゲ
ート幅を約０．８μｍ以下にすることが困難である。ま
た、ゲート幅の寸法は、製造上、異なるロット間、同一
ロット内の異なるウェハ間又はウェハ面内においてバラ
ツキが発生しやすい。

本発明はかかる問題点に鑑みてなされたものであって、
従来に比してゲート幅の寸法を小さくすることができる
と共に、そのバラツキを防止することができ、微細化が
可能なＭＯＳ型半導体装置及びその製造方法を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明に係るＭＯＳ型半導体装置は、その表面に段差部
が形成された半導体基板と、市丁記段差部の壁面にゲー
ト絶縁膜を介して形成されたゲート電極とを有すること
を特徴とする。

また、本発明に係るＭＯＳ型半導体装置の製造方法は、
半導体基板上に酸化膜を介して窒化膜を局所的に形成す
る工程と、この窒化膜をマスクとして前記半導体基板の
表面に熱酸化膜を選択的に形成する工程と、この熱酸化
膜を除去することにより前記窒化膜の縁部にて前記半導
体基板の表面に段差部を形成する工程と、露出した前記
半導体基板上にゲート絶縁膜を形成する工程と、全面に
多結晶シリコン膜を被着する工程と、前記窒化膜をマス
クとしてエツチングすることにより前記窒化膜の縁部の
下方の前記段差部の壁面に前記多結晶シリコン膜を残存
させてその他の部分の前記多結晶シリコン膜を選択的に
除去する工程とを有することを特徴とする。

［作用コ 本発明においては、ゲート電極は半導体基板の表面に形
成された段差部の壁面にゲート絶縁膜を介して形成され
ているので、そのゲート幅は前記段差部の段差の大きさ
により決定される。このため、前記段差部の段差の大き
さを制御することにより、ゲート幅の寸法を従来に比し
て小さくすることができる。また、前記段差部の段差の
大きさは容易に制御することができるので、ゲート幅の
寸法のバラツキを防止することができる。

一方、本発明方法においては、半導体基板上に酸化膜を
介して窒化膜を局所的に形成した後、この窒化膜をマス
クとして前記半導体基板の表面に熱酸化膜を選択的に形
成する。このとき、前記窒化膜の縁部め下方にも前記熱
酸化膜が形成される。

このため、この熱酸化膜を除去すると、前記窒化膜の前
記縁部にて前記半導体基板の表面に段差部が形成される
。そして、露出した前記半導体基板上にゲート絶縁膜を
形成し、全面に多結晶シリコン膜を被着した後に、前記
窒化膜をマスクとしてエツチングにより前記多結晶シリ
コン膜を選択的に除去すると、前記窒化膜の縁部の下方
の段差部の壁面に多結晶シリコン膜が残存する。この残
存した多結晶シリコン膜がゲート電極となり、段差部の
壁面にゲート電極をパターン形成することができる。従
って、本発明方法によれば、微細であると共に均一なゲ
ート電極を有するＭＯＳ型半導体装置を容易に製造する
ことができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（ｄ）は本発明の実施例に係るＭＯＳ
型半導体装置の製造方法を工程順に示す断面図である。

先ず、第１図（ａ）に示すように、シリコン基板（又は
エピタキシャル層）１上に熱酸化膜２を形成した後、Ｃ
ＶＤ法により熱酸化膜２上に窒化膜３を被着する。次い
で、フォトリソグラフィ技術及びドライエツチング技術
により窒化膜３を局所的に除去する。

次に、第１図（ｂ）に示すように、窒化膜３をマスクと
してシリコン基板１を熱酸化することにより、シリコン
基板１の表面に厚さが例えば数千人の熱酸化膜（図示せ
ず）を選択的に形成する。

このとき、マスクとなる窒化膜３の縁部の下方にも前記
熱酸化膜が形成され、これにより窒化膜３の前記縁部が
上方に跳ね上がる。次いで、弗酸により前記熱酸化膜を
除去することにより、シリコン基板１の表面に段差部を
形成する。この場合、窒化膜３の前記縁部は前記段差部
から突出するようにして残存する。

次に、第１図（Ｃ）に示すように、露出するシリコン基
板１を熱酸化させてシリコン基板１上に熱酸化１１Ｅ２
ａを形成した後に、全面に多結晶シリコン膜４を成長さ
せる。このとき、前記段差部の壁面にも熱酸化膜２ａを
介して多結晶シリコン膜４が被着される。

次に、第１図（ｄ）に示すように、窒化膜３をマスクと
して多結晶シリコン膜４をエツチングすることにより、
窒化膜３に被覆されていない部分の多結晶シリコン膜４
を選択的に除去する。これにより、前記段差部の壁面に
多結晶シリコン膜４からなるゲート電極がパターン形成
される。

本実施例によれば、ゲート電極はシリコン基板１の表面
の段差部の壁面に形成されるので、そのゲート幅は前記
段差部の大きさにより決定される。

このため、前記段差部の大きさを制御することにより、
そのゲート幅が例えば約０．５μｍと極めて小さいゲー
ト電極を形成することができる。また、前記段差部の大
きさは高精度で制御することができるので、ゲート幅の
寸法のバラツキを防止することができる。

なお、本実施例においては、熱酸化膜２上に窒化膜３を
形成した後、この窒化膜３をマスクとしたイオンエツチ
ング等により、シリコン基板１の表面を直接エツチング
することによって、シリコン基板１の表面に段差部を形
成することもできる。

この場合も、適宜の手段により前記段差部の壁面にゲー
ト絶縁膜を介してゲート電極を形成することができ、こ
のゲート電極のゲート幅は前記段差部の大きさにより決
定することができる。

［発明の効果コ 以上説明したように本発明によれば、半導体基板の表面
に形成された段差部の壁面にゲート電極を形成するから
、前記段差部の大きさを制御することにより、ゲート幅
の寸法を従来に比して極めて小さくすることができる。

また、前記段差部の大きさは高精度で制御することがで
きるので、ゲート幅の寸法のバラツキを防止することが
できる。

これにより、ＭＯＳ型半導体装置を著しく微細化するこ
とができる。

そして、本発明方法によれば、上述の如く極めて微細な
ＭＯＳ型半導体装置を容易に製造することができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｄ）は本発明の実施例に係るＭＯＳ
型半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至（ｃ）は従来のＭＯＳ型半導体装置の製造方
法を工程順に示す断面図である。 １．１１；シリコン基板、２，２ａ、１２；熱酸化膜、
３；窒化膜、４．１４；多結晶７リコン膜、１５；フォ
トレノスト膜

Claims (2)

【特許請求の範囲】
1. （１）その表面に段差部が形成された半導体基板と、前
   記段差部の壁面にゲート絶縁膜を介して形成されたゲー
   ト電極とを有することを特徴とするＭＯＳ型半導体装置
   。
2. （２）半導体基板上に酸化膜を介して窒化膜を局所的に
   形成する工程と、この窒化膜をマスクとして前記半導体
   基板の表面に熱酸化膜を選択的に形成する工程と、この
   熱酸化膜を除去することにより前記窒化膜の縁部にて前
   記半導体基板の表面に段差部を形成する工程と、露出し
   た前記半導体基板上にゲート絶縁膜を形成する工程と、
   全面に多結晶シリコン膜を被着する工程と、前記窒化膜
   をマスクとしてエッチングすることにより前記窒化膜の
   縁部の下方の前記段差部の壁面に前記多結晶シリコン膜
   を残存させてその他の部分の前記多結晶シリコン膜を選
   択的に除去する工程とを有することを特徴とするＭＯＳ
   型半導体装置の製造方法。