JPH06140434A - 電界効果型トランジスタの製造方法 - Google Patents

電界効果型トランジスタの製造方法

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JPH06140434A
JPH06140434A JP4311426A JP31142692A JPH06140434A JP H06140434 A JPH06140434 A JP H06140434A JP 4311426 A JP4311426 A JP 4311426A JP 31142692 A JP31142692 A JP 31142692A JP H06140434 A JPH06140434 A JP H06140434A
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insulating film
manufacturing
forming
effect transistor
dummy gate
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JP4311426A
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English (en)
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Takashi Matsuoka
敬 松岡
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H01L29/66007—Multistep manufacturing processes
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    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/161—Tapered edges

Abstract

(57)【要約】 【目的】 リセス構造を有するＦＥＴにおいて、リセス
端部と、ゲート電極端部との間の距離が、リセス深さに
依存しないＦＥＴの製造方法を得る。 【構成】 ゲート電極９を形成するためのパターン寸法
ｄ4 と、リセス溝７の形成を開始する際のパターン寸法
ｄ6 を、ダミーパターン４と、サイドウォール６とを組
み合わせることによって、各々任意の寸法に制御するよ
うにした。これによって、リセスの深さに依存せず、リ
セス７端部と、ゲート電極９端部との距離をコントロー
ルすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電界効果型トランジ
スタの製造方法に関し、特にリセスゲートを有するＦＥ
Ｔの製造方法に関するものである。
【０００２】
【従来の技術】図７は従来のリセスゲートを有するＦＥ
Ｔの構造及び製造方法を示したフロー断面図である。図
において、１はＧａＡｓ半導体基板であり、ソース，ド
レイン電極２ａ，２ｂは基板上１に配置される。ゲート
電極形成用のフォトレジスト５はソース，ドレイン電極
２ａ，２ｂ上を覆ってゲートリセス形成用の開口５ａを
有して基板１上に形成される。リセス溝７はレジスト５
の開口５ａを介してエッチングにより形成される。ゲー
ト金属８はレジスト５上に蒸着により形成され、リセス
溝７上に蒸着されたゲート金属９はゲート電極となる。
図７(d) はリセスゲートを有するＦＥＴの完成時の断面
図である。
【０００３】リセス型ＦＥＴは、通常以下のようなフロ
ーで製造される。図７(a) のように、Ｓｉ基板１上にゲ
ートパターンに相当する寸法ｄ4 の開口５ａを有するレ
ジストパターン５を形成する。次に、図７(b) のよう
に、レジスト５をマスクとして基板を酒石酸系またはリ
ン酸系のエッチング液を用いたウェットエッチングによ
り削りとり、リセス溝７を形成する。次に、図７(c) の
ように、レジストパターン５をつけたまま、ゲート金属
８を蒸着する。このとき基板上に直接形成された金属パ
ターン９は、後にゲート電極となる。最後に、レジスト
膜５上のゲート金属８を取り除き、図７(c) のように、
ＦＥＴが完成する。
【０００４】
【発明が解決しようとする課題】従来のリセス型ＦＥＴ
の製造方法は以上のように形成され、リセス溝を形成す
る際ウェットエッチング法により形成していたため、リ
セスの深さｄ1 とほぼ同等寸法ｄ2 （ｄ2 ≒ｄ1 ）のサ
イドエッチが入り、リセス溝７の幅ｗ、ひいてはリセス
溝７の端部とゲート電極９の端部との距離ｄ3 がリセス
の深さｄ１に依存してしまう（ｄ3 ≒ｄ2 ≒ｄ1 ，ｗ＝
ｄ4 ＋２ｄ3 ）という問題点があった。
【０００５】このため、かかるＧａＡｓＦＥＴ素子は、
数十ＧＨｚという高周波帯で用いられるが、上記ｄ3 が
大きくなってしまうと入力信号に対する出力信号の立上
りがなだらかになってしまう等、トランジスタ素子とし
てよい特性が得られないという問題点があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、リセス溝の深さに依存せずに
所望の幅に制御されたリセス溝を有する，さらに高性能
なリセス型ＦＥＴを得ることのできる半導体装置の製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明にかかるリセス
構造を有するＦＥＴの製造方法は、ゲート電極形成用の
レジストパターンのままでリセス溝を形成するのではな
く、リセスエッチングを開始するときのレジスト開口幅
を上記レジストパターンの開口より狭くして形成するよ
うにしたものである。
【０００８】即ちこの発明は、ソース，ドレイン電極を
形成した半導体基板上に、リフトオフ時のスペーサ膜と
なるフォトレジストを塗布する工程と、その上の全面に
第１の絶縁膜を形成する工程と、その上に上記第１の絶
縁膜を加工するための開口を有するレジストパターンを
形成する工程と、該レジストをマスクに上記第１の絶縁
膜とスペーサ膜となる上記フォトレジスト膜とをエッチ
ングし開口寸法が下方ほど大きくなる形状の開口を形成
する工程と、該開口部の両側壁に次工程で行うリセスの
サイドエッチング分より長い横方向の厚みをその下端部
にて有する第２の絶縁膜からなる一対のサイドウォール
を形成する工程と、該一対のサイドウォールによって狭
くなった開口部をマスクとして上記半導体基板のエッチ
ングを行いリセス溝を形成する工程と、上記サイドウォ
ールのみをエッチングにより選択的に取り除く工程と、
その上にゲート金属を蒸着する工程と、不要なゲート金
属をリフトオフによって取り除く工程とを含むことを特
徴とする。
【０００９】またこの発明は、スペーサ膜となる上記フ
ォトレジストをＰＭＧＩ（Poly dimethyl glutarimide
）またはＰＭＭＡ（Poly methylmethacrylate ）と
し、その上に直接フォトレジストを形成する工程と、該
フォトレジストをマスクとして上記ＰＭＧＩまたはＰＭ
ＭＡをエッチングする工程と、該ＰＭＧＩまたはＰＭＭ
Ａよりなるフォトレジストの側壁に絶縁膜からなるサイ
ドウォールを形成する工程と、上記ＰＭＧＩまたはＰＭ
ＭＡフォトレジストおよびそのサイドウォールによる開
口部をマスクとして上記半導体基板のエッチングを行い
リセス溝を形成する工程と、上記サイドウォールのみを
エッチングにより選択的に取り除く工程と、その上にゲ
ート金属を蒸着する工程と、不要なゲート金属をリフト
オフによって取り除く工程とを含むことを特徴とする。
【００１０】またこの発明は、スペーサとなるＰＭＧＩ
またはＰＭＭＡを塗布しないで基板上に直接開口部を有
するフォトレジストを形成する工程と、該フォトレジス
トに光ＣＶＤを用いて絶縁膜からなるサイドウォールを
形成する工程と、上記フォトレジストおよびそのサイド
ウォールによる開口部をマスクとして上記半導体基板の
エッチングを行いリセス溝を形成する工程と、上記サイ
ドウォールのみをエッチングにより選択的に除去する工
程と、その上にゲート金属を蒸着する工程と、不要なゲ
ート金属をリフトオフによって取り除く工程とを含むこ
とを特徴とする。
【００１１】またこの発明は、ソース，ドレイン電極を
形成した半導体基板上に、第１の絶縁膜からなるダミー
ゲートを形成する工程と、その両側に第２の絶縁膜より
なるサイドウォールを形成する工程と、その上に全面に
フォトレジストを塗布しエッチバック法により頭出しを
行う工程と、上記ダミーゲートのみをエッチングにより
選択的に取り除く工程と、該取り除いたダミーゲートの
開口寸法を介して上記半導体基板をエッチングしリセス
溝を形成する工程と、上記サイドウォールのみをエッチ
ングにより選択的に取り除く工程と、上記エッチバック
で形成した上記レジストパターンをマスクとしてゲート
金属を蒸着する工程と、不要なゲート金属をリフトオフ
法により取り除く工程とを含むことを特徴とする。
【００１２】
【作用】この発明におけるリセス構造を有するＦＥＴの
製造方法は、ゲート電極形成用レジストパターンに相当
するダミーパターンを絶縁膜で形成し、さらにその膜に
リセス溝を狭くするためのサイドウォールを形成し、そ
の後にリセスエッチングを行い、サイドウォールを取り
除いた後に蒸着及びリフトオフを行ってゲート電極を形
成するから、リセス溝の深さに依存せずに所望の幅に制
御されたリセス溝を形成することができる。
【００１３】また、この発明の製造方法では、ゲート電
極に相当するダミーパターンを絶縁膜で形成した後に、
そのパターンにサイドウォールを形成し、その後、レジ
スト塗布を行った後にダミーゲートおよびそのサイドウ
ォールの頭出しをエッチバック法で行い、更にその後に
ダミーゲートの除去を行ってリセス溝を形成し、そし
て、サイドウォールを取り除いた後に、蒸着リフトオフ
を行ってゲート電極を形成するから、リセス溝の深さに
依存せずに所望の幅に制御されたリセス溝を形成するこ
とができる。
【００１４】また、この発明の製造方法は、ダミーゲー
トを絶縁膜に代えて、金属膜を用いて形成し、また金属
膜以外に高融点金属を用いて形成する。
【００１５】また、この発明の製造方法は、ダミーレジ
ストの頭出しを、エッチバック法で行わずに、ダミーレ
ジストパターンの熱だれ法を適用して行う。
【００１６】また、この発明の製造方法は、ダミーゲー
トパターンの形成方法として、極微細パターンを形成す
る場合は、ダミーゲート用膜の上にエッチングのマスク
材となる膜を薄く形成した後にレジストパターンを形成
し、マスク材だけをまずエッチングし、次に微細なダミ
ーパターンを形成するから、ゲートの極微細化が可能と
なる。
【００１７】
【実施例】実施例１ 以下、この発明の第１の実施例を図について説明する。
図１において、１はＧａＡｓ半導体基板であり、２はＡ
ｕＧｅ系オーミック電極からなるソース，ドレイン電極
であり、該基板１上に配置される。３はＰＭＧＩ（Poly
dimethyl glurarimide ），ＰＭＭＡ（Poly methlmeth
acrylate）等からなるレジスト膜であり、後にゲート金
属をリフトオフする際のスペーサ層としての働きをする
ものである。上記ＳｉＯからなる第１の絶縁膜４はゲー
ト電極形成用のレジストパターンに相当するダミーパタ
ーンを形成するものである。５はゲート電極形成用のレ
ジストパターンであり、開口５ａを有する。４ａは上記
開口５ａを介してプラズマエッチング等のドライエッチ
ングにより絶縁膜４に形成される開口である。真空中の
圧力，ガス流量比，プラズマ密度等を選定することによ
り等方性エッチングを行うことによって所望の角度で下
方に開いたリセス状の開口が形成される。６は上記リセ
ス状の開口４ａに形成されるサイドウォールである。こ
のサイドウォールは、ＣＶＤによりＳｉＮよりなる絶縁
膜を積みＲＩＥによりこれを削ることにより形成される
もので、そのサイドウォール同士の間隔が、次工程でリ
セスエッチングを行う際に必要となるパターンサイズと
なるが、これは上記ＲＩＥの条件を事前に選定すること
により、制御性，再現性よく形成することができる。７
はサイドウォール６による開口をマスクとして形成され
る基板１のリセス溝である。８はゲート金属、９はゲー
ト電極である。
【００１８】次に本半導体装置の製造方法について説明
する。図１において、(a) では約３０００オングストロ
ーム厚のソース，ドレイン電極２の形成が終了した半導
体ウエハ１上の全面に、同じく約３０００オングストロ
ーム厚のレジスト膜３を塗布する。このレジスト膜３
は、後にゲート金属をリフトオフする際のスペーサ層と
しての働きをする。
【００１９】(b) では、上記レジスト膜３上に、ゲート
電極形成用のレジストパターンに相当するダミーパター
ンを形成するための約１．２μｍ厚のＳｉＯ絶縁膜４を
形成する。
【００２０】(c) では、ゲート電極形成用の一般的なホ
トレジストによるレジストパターン５を上記絶縁膜４上
に形成する。本レジストパターン５は、ゲート電極用パ
ターンに相当する寸法ｄ4 （≒０．５μｍ）の開口部５
ａを有することが必要である。
【００２１】(d) では、前記レジストパターン５をマス
クにして絶縁膜４及びレジスト膜３をプラズマエッチン
グによるドライエッチングを用いてエッチングする。こ
のとき、このドライエッチングをより真空側の雰囲気で
行うことにより、図に示すように、下方に向けて幅の広
がった、例えばｔ1 ≒１．２μｍの場合に、その下端部
にてｄ5 ≒０．３〜０．４μｍだけ左右両方向に広がっ
た開口４ａが形成される。
【００２２】(e) では、上記レジスト３及び絶縁膜パタ
ーン４のリセス部４ａに対してＳｉＮ絶縁膜６をＣＶＤ
法により堆積し、これをＲＩＥにより削りとることによ
り、ＳｉＮよりなるサイドウォール６を形成する。そし
て、この際の両サイドウォール６の間隔ｄ6 は、次工程
でゲートリセス用のリセスエッチングを行う際に必要と
なるパターンサイズ≒０．２μｍとする。この寸法は上
記ＲＩＥによるエッチング条件を設定することにより制
御性，再現性よく形成することができる。又、このとき
サイドウォール６の横方向の厚みｄ7 （≒０．４５〜
０．５５μｍ）は、次工程で行うリセスエッチングの深
さｄ1 （≒５０００オングストローム）、リセス幅ｗ≒
１．０〜１．２μｍに応じて厚みを制御することが必要
となるが、これも上記エッチング条件の設定により制御
性よく形成できる。
【００２３】(f) では、サイドウォール６をマスクとし
て酒石酸系のエッチング液、あるいはリン酸系のエッチ
ング液を用いたウェットエッチングによりリセス溝７を
形成する。この場合図からも判る様に、リセスのサイド
エッチング幅ｄ8 はエッチング深さｄ1 とほぼ同じ（ｄ
8 ≒ｄ1 ≒０．４０〜０．５０μｍ）であり、これはサ
イドウォール６の厚みｄ7 ≒０．４５〜０．５５μｍを
越えていない。ここで、このエッチング深さ（幅）の制
御は、ソース，ドレイン電極２間に電流を流しながらエ
ッチングを行い、その時の電流値をみながらこれを所望
の電流値が得られるようあわせこんでいくことにより、
エッチング深さの制御を行う。
【００２４】(g) では、ＳｉＮサイドウォール６のみを
フッ酸系のエッチング液により選択的に取り除く。
【００２５】(h) では、(g) の状態のサンプルに対し、
ＡｕＧｅからなるゲート金属８を蒸着する。このときリ
セス溝９上に形成されるゲート電極９の幅は、(c) で形
成したレジストパターン５の開口部５ａの寸法ｄ4 （≒
０．５μｍ）で決定されているのが判る。
【００２６】(i) では、(h) の状態から最下層のレジス
ト膜３をスペーサとして不要な絶縁膜４、ゲート金属８
をアセトンにより取り除く。
【００２７】本発明における特徴として、ゲート電極９
の幅を決定するのは、レジストパターン５の開口部５ａ
の寸法ｄ4 （≒０．５μｍ）であり、リセス溝７のエッ
チング形成を開始するのは、絶縁膜パターン４の開口部
４ａに形成したサイドウォール６による開口寸法ｄ6
（≒０．２μｍ）であり、このようにゲート電極９とリ
セス溝７とはそれぞれのサイズを異なる寸法ｄ4,ｄ6 に
よって形成されることがわかる。
【００２８】本実施例１を用いれば、サイドウォールの
厚みｄ7 を例えば０．４５〜０．５５μｍに制御するこ
とによって、ゲート電極９の端部から、リセス溝７の端
部までの距離を≒０．３〜０．３５μｍ等の所望の寸法
に制御することが可能となる。
【００２９】実施例２ 上記実施例では、基板上に形成したリフトオフ用のスペ
ーサ膜としてフォトレジストを用い、このフォトレジス
ト上にＳｉＯ絶縁膜４をダミーパターンとして用いた
が、図２に示す本第２の実施例においては、該スペーサ
として、例えば、ＰＭＧＩ，ＰＭＭＡ等、フォトレジス
トとミキシングを起こさない材料を用いれば、上記ダミ
ーパターンとして用いたＳｉＯ絶縁膜４の代わりに直接
フォトレジストを用いてパターン形成を行うことが可能
となり、この場合工程の簡略化が可能となり、かつ、上
記と同様の効果を得ることができる。
【００３０】即ち、図２はこのようにした本実施例２に
よる電界効果トランジスタの製造方法を示す。図中、３
ａは上記実施例１のスペーサ膜であるフォトレジスト３
の代わりに用いたＰＭＧＩ，ＰＭＭＡ等のレジスト材
料、４ａは実施例１の絶縁膜４の代わりに用いたフォト
レジストであり、本実施例においては実施例１の図１
(c) の工程が省略され、簡略化されている。
【００３１】実施例３ 上記実施例１，２では、サイドウォール６を形成する際
に、ダミーパターン４，４ａに対してダメージが入って
しまうため、ＰＭＧＩ等のリフトオフ用のスペーサ膜
３，３ａを必要としたが、サイドウォール６の形成時に
光ＣＶＤを用いるようにすれば、レジストに対してダメ
ージを入れずにサイドウォールを形成することが可能で
ある。従って、ＰＭＧＩ等のリフトオフ用のスペーサ膜
３，３ａを省略することができ、さらに工程を簡略化す
ることができ、かつ、上記と同様の効果を得ることがで
きる。
【００３２】即ち、図３はこのようにした本実施例３に
よる電界効果トランジスタの製造方法を示し、図中、図
２と同一符号は同一部分を示し、３０は光ＣＶＤであ
る。なお、図３(d) の工程は光ＣＶＤ３０で絶縁膜を形
成したのち、これをｄ6 の開口分だけＲＩＥで削りとっ
て図に示す絶縁膜サイドウォール６を形成するものであ
る。
【００３３】実施例４ 図４は本発明の第４の実施例による半導体装置の製造方
法を示し、図において、１はＧａＡｓ基板、２はソース
・ドレイン電極、１０はＳｉＮ膜よりなるダミーゲー
ト、１１はＳｉＯよりなるサイドウォール、１２は平坦
化処理をしたレジスト、１３はダミーゲートを抜いた開
口部、７はリセス溝、８はゲート金属、９はゲート電極
である。
【００３４】次に製造方法について説明する。図４にお
いて、(a) では、ソース，ドレイン電極２の形成が終了
したウエハ１上に、ＳｉＮよりなるダミーゲート１０を
形成する。これは図示はしていないがＳｉＮを全面に形
成したのちレジストマスクを用いて加工して形成する。
このダミーゲート１０は、後工程の処理で、リセスを開
始する際の開口寸法となる。
【００３５】(b) では、(a) で形成したダミーゲート１
０の両側に、ＳｉＯよりなるサイドウォール１１を形成
する。これはＳｉＯをＣＶＤ法で全面に堆積し、これを
ＲＩＥで削ることにより、図示するような形状１１にＳ
ｉＯを削ることができる。
【００３６】(c) では、サイドウォール１１の形成が終
了したウエハ上にレジスト１２を堆積した後、エッチバ
ックを行ってレジスト１２の平坦化を行った後に、さら
にレジスト１２をエッチバックすることによりダミーゲ
ート１０の頭出しを行う。
【００３７】(d) では、ダミーゲート１０及びサイドウ
ォール１１の頭出しの終了したウエハのＳｉＮよりなる
ダミーゲート１０部分をフッ酸系の液を用いて取り除
き、リセス溝の形成を開始するための開口部１３を形成
する。このときフッ酸の濃度を変えることによりＳｉＯ
とＳｉＮに対するエッチングの選択比を変えることがで
き、ＳｉＯ１１を残しＳｉＮ１０のみを選択的にエッチ
ングを行うことができる。
【００３８】(e) では、上記ダミーゲート１０の寸法を
もとに、酒石酸系のエッチング液もしくはリン酸系のエ
ッチング液によりウェハ１のエッチングを行い、リセス
溝７を形成する。
【００３９】(f) では、リセス溝７を形成した後に、フ
ッ酸系の液によりサイドウォール１１のみを選択的に取
り除く。
【００４０】(g) では、ゲート金属８，９の蒸着を行
う。(h) では、ゲート金属８をリフトオフにより取り除
く。本実施例においては、ゲートのリセスエッチングを
開始する寸法に相当するダミーゲート１０を形成した後
に、これに対しサイドウォール１１を形成し、その後フ
ォトレジスト１２を深く形成したのち、エッチバック処
理によってサイドウォール１１の頭出しをするようにし
たから、ゲート電極９の寸法は、フォトレジスト１２の
エッチバック処理によって、即ちそのときのフォトレジ
スト１２の開口寸法によって決定されることとなる。し
たがって、ゲート電極９の端部からリセス溝７の端部ま
での距離は、上記フォトレジスト１２のエッチバック処
理によるフォトレジスト１２の開口寸法を精度よく決定
することにより所望の寸法に精度よく制御することが可
能となる。
【００４１】実施例５ 上記実施例４においては、ダミーゲートの材質をＳｉＮ
よりなる絶縁膜としたが、これをＷＳｉ等の高融点金属
とするようにしてもよく、この場合は該ＷＳｉの除去工
程はＳＦ6 ＋ＣＨＦ3 ガスによって行えばよく、これに
よっても上記実施例１と同様の効果を得ることができ
る。
【００４２】実施例６ また、ダミーゲートの材質を実施例４のＳｉＮに代えて
Ａｌで形成するようにしてもよく、この場合には該Ａｌ
ダミーゲートの除去工程において塩酸を用いることによ
って、上記実施例１と同様の効果を得ることができる。
【００４３】実施例７ また、上記実施例４の製造方法では、レジスト１２を塗
布したのち、エッチバック法によりダミーゲートの頭出
しを行ったが、その代わりに、図５(a) に示すように、
ダミーゲート１０を完全に覆うようにレジスト１２を全
面に形成した後、図５(b) に示すように、マスク１６を
被せて所要部分のみに対し写真製版による露光，現像を
行ってレジストパターン１２ａを形成し、その後加熱を
行うことにより該レジストパターン１２ａの熱だれをし
てダミーゲートおよびサイドウォールの頭出しを行う方
法を採用するようにしてもよく、上記実施例４と同様の
効果が得られる。
【００４４】実施例８ また、上記実施例４の製造方法では、ダミーゲートを形
成する際には、絶縁膜の上にフォトレジストのパターン
を形成し、これをマスクとして加工を行ってダミーゲー
トを形成するものであるが、より微細なゲートパターン
を形成する際には、絶縁膜の上にＡｌ膜を形成すること
によってこれを行うことができる。
【００４５】即ち、まず図４(a) に示すように、ソー
ス，ドレイン電極２を形成したウェハ１上にＳｉＮ絶縁
膜１０を平坦に形成し、図４(b) に示すように、この上
にＡｌ膜１４を薄く形成し、この上に幅約０．１μｍの
極微細なレジスト１５を形成し、図４(c) に示すよう
に、それをマスクとしてＡｌ膜１４をエッチングし、更
に、その残ったＡｌ膜１４をマスクとして、ＳｉＮ絶縁
膜１０をエッチングするようにすれば、極微細なダミー
ゲート１０を形成することが可能である。
【００４６】
【発明の効果】以上のように、この発明にかかる電界効
果トランジスタの製造方法によれば、ゲート電極形成用
のレジストパターンのままでリセス溝を形成するのでは
なく、リセスエッチングを開始するときのレジスト開口
幅を上記レジストパターンの開口より狭くして形成する
ようにしたので、リセス溝の端部と、ゲート電極の端部
間の距離が、該リセスの深さに依存しない所望の距離に
制御された構造を、特に高度な技術，装置を必要とせず
に形成することが可能となり、素子性能が大幅に向上し
たＦＥＴを、安価に大量にかつ高精度に形成することが
可能となる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＦＥＴの製造フロ
ーを示す断面図。
【図２】本発明の第２の実施例によるＦＥＴの製造フロ
ーを示す断面図。
【図３】本発明の第３の実施例によるＦＥＴの製造フロ
ーを示す断面図。
【図４】本発明の第４の実施例によるＦＥＴの製造フロ
ーを示す断面図。
【図５】本発明の第７の実施例によるＦＥＴの製造フロ
ーを示す断面図。
【図６】本発明の第８の実施例によるＦＥＴの製造フロ
ーを示す断面図。
【図７】従来のＦＥＴの製造フローを示す断面図。
【符号の説明】
１ 基板 ２ ソース，ドレイン電極 ３ スペーサ膜 ３ａ ＰＭＧＩ又はＰＭＭＡ ４ ダミーパターン用絶縁膜 ４ａ フォトレジスト ５ レジストパターン ６ サイドウォール ７ リセス溝 ８ ゲート金属 ９ ゲート電極 １０ ＳｉＮ膜ダミーゲート １１ ＳｉＯサイドウォール １２ エッチバックレジスト １３ ダミーゲートを抜いたあとの開口Ｖ １４ Ａｌ膜（ダミーゲートの上層膜） １５ 極微細レジストパターン １６ マスク

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面にリセス溝を有し、該
    リセス溝内にゲート電極が形成されてなるリセス構造を
    有する電界効果型トランジスタ（以下ＦＥＴと称す）を
    製造する方法において、 ソース，ドレイン電極を形成した半導体基板上に、リフ
    トオフ時のスペーサ膜となるフォトレジストを塗布する
    工程と、 その上の全面に第１の絶縁膜を形成する工程と、 その上に上記第１の絶縁膜を加工するための開口を有す
    るレジストパターンを形成する工程と、 該レジストパターンをマスクに上記第１の絶縁膜と、ス
    ペーサ膜となる上記フォトレジスト膜をエッチングし開
    口寸法が下方ほど大きくなる形状の開口を形成する工程
    と、 該開口部の両側壁に次工程で行うリセスのサイドエッチ
    ング分より長い横方向の厚みをその下端部にて有する第
    ２の絶縁膜からなる一対のサイドウォールを形成する工
    程と、 該一対のサイドウォールによって狭くなった開口部をマ
    スクとして上記半導体基板のエッチングを行いリセス溝
    を形成する工程と、 上記サイドウォールのみをエッチングにより選択的に取
    り除く工程と、 その上にゲート金属を蒸着する工程と、 不要なゲート金属をリフトオフによって取り除く工程と
    を含むことを特徴とする電界効果型トランジスタの製造
    方法。
  2. 【請求項２】 上記第１絶縁膜はＳｉＯであり、上記第
    ２の絶縁膜はＳｉＮであることを特徴とする請求項１記
    載の電界効果型トランジスタの製造方法。
  3. 【請求項３】 請求項１記載の電界効果型トランジスタ
    の製造方法において、 リフトオフ時のスペーサ膜となるフォトレジストおよび
    その上に形成した絶縁膜に代えて、スペーサ膜となるＰ
    ＭＧＩ（Poly dimethyl glutarimide ）またはＰＭＭＡ
    （Poly methylmethacrylate ）を用いたことを特徴とす
    る電界効果型トランジスタの製造方法。
  4. 【請求項４】 上記サイドウォールを形成する絶縁膜は
    ＳｉＮであることを特徴とする請求項３記載の電界効果
    型トランジスタの製造方法。
  5. 【請求項５】 請求項１記載の電界効果型トランジスタ
    の製造方法において、 上記フォトレジストの側壁への絶縁膜の形成を光ＣＶＤ
    を用いて行うことを特徴とする電界効果型トランジスタ
    の製造方法。
  6. 【請求項６】 上記サイドウォールを形成する絶縁膜は
    ＳｉＮであることを特徴とする請求項５記載の電界効果
    型トランジスタの製造方法。
  7. 【請求項７】 ソース，ドレイン電極を形成した半導体
    基板上に、第１の絶縁膜からなるダミーゲートを形成す
    る工程と、 その両側に第２の絶縁膜よりなるサイドウォールを形成
    する工程と、 その上に全面にフォトレジストを塗布しエッチバック法
    により頭出しを行う工程と、 上記ダミーゲートのみをエッチングにより選択的に取り
    除く工程と、 該取り除いたダミーゲートの開口寸法を介して上記半導
    体基板をエッチングしリセス溝を形成する工程と、 上記サイドウォールのみをエッチングにより選択的に取
    り除く工程と、 上記エッチバックで形成した上記レジストパターンをマ
    スクとしてゲート金属を蒸着する工程と、 不要なゲート金属をリフトオフ法により取り除く工程と
    を含むことを特徴とする電界効果型トランジスタの製造
    方法。
  8. 【請求項８】 第１の絶縁膜はＳｉＮ、第２の絶縁膜は
    ＳｉＯである請求項７記載の電界効果型トランジスタ半
    導体装置の製造方法。
  9. 【請求項９】 請求項７記載の電界効果型トランジスタ
    の製造方法において、 上記ダミーゲートを形成する工程において該ダミーゲー
    ト材料に第１の絶縁膜に代えて高融点金属を用い、 該ダミーゲートを取り除く工程は、ＳＦ6 ＋ＣＨＦ3 ガ
    スを用いて行うことを特徴とする半導体装置の製造方
    法。
  10. 【請求項１０】 請求項７記載の電界効果型トランジス
    タの製造方法において、 上記ダミーゲートを形成する工程において該ダミーゲー
    ト材料に第１の絶縁膜に代えてＡｌを用い、 該ダミーゲートを取り除く工程を塩酸を用いて行うこと
    を特徴とする電界効果型トランジスタの製造方法。
  11. 【請求項１１】 請求項７記載の電界効果型トランジス
    タの製造方法において、 上記ダミーゲート形成後にフォトレジストのエッチバッ
    クにより頭出しを行う工程に代えて、該ダミーゲートよ
    り大きい寸法の開口を有するレジストパターンを形成し
    た後に、熱だれをして該ダミーゲートを頭出しをした状
    態とする工程を用いることを特徴とする電界効果型トラ
    ンジスタの製造方法。
  12. 【請求項１２】 請求項７記載の電界効果型トランジス
    タの製造方法において、 上記ダミーゲートを形成する工程は、 ダミーゲートとなる第１の絶縁膜の上にＡｌ膜を形成す
    る工程と、 その上に極微細レジストを形成する工程と、 そのレジストをマスクにして上記Ａｌ膜をエッチングす
    る工程と、 該Ａｌ膜をマスクとして上記第１の絶縁膜をエッチング
    してダミーゲートを形成する工程とからなることを特徴
    とする電界効果型トランジスタの製造方法。
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