JPH04196542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04196542A JPH04196542A JP33532290A JP33532290A JPH04196542A JP H04196542 A JPH04196542 A JP H04196542A JP 33532290 A JP33532290 A JP 33532290A JP 33532290 A JP33532290 A JP 33532290A JP H04196542 A JPH04196542 A JP H04196542A
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims 2
- 238000000206 photolithography Methods 0.000 claims 1
- 229920001721 polyimide Polymers 0.000 abstract description 12
- 239000000463 material Substances 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、特に化合物
半導体で船底されるＦＥＴの２段リセス構造を有するＦ
ＥＴの製造方法に関するものである。
半導体で船底されるＦＥＴの２段リセス構造を有するＦ
ＥＴの製造方法に関するものである。
［従来の技術］
第２図（ａ）〜（ｈ）は従来法による２段リセス構造を
有するＧａＡｓＦＥＴの製造方法を示す断面図である。
有するＧａＡｓＦＥＴの製造方法を示す断面図である。
第２図において、１は半導体基板（以下、単に基板とい
う）、２はソース・ドレイン電極、５は絶縁膜、６はフ
ォトレジスト、７は第１のリセス溝、８は第２のリセス
溝、９゛はゲート金属、９はこのゲート金属９′の不要
部分を除去した後のゲート電極である。
う）、２はソース・ドレイン電極、５は絶縁膜、６はフ
ォトレジスト、７は第１のリセス溝、８は第２のリセス
溝、９゛はゲート金属、９はこのゲート金属９′の不要
部分を除去した後のゲート電極である。
次に、その製造方法およびその構造によってもたらされ
る特徴について述べる。
る特徴について述べる。
従来、化合物半導体、特にＧａＡｓで形成されたＦＥＴ
において、その素子の基本的な特性を決定する主な要因
は、ゲート電極の構造およびその製造方法である。特に
ＧａＡｓを用いた高出力ＦＥＴにおいて、その性能を向
上させるためには素子としての消費電力を抑制させるこ
とが必要である。その対策の１つとして、ゲート工程で
形成しているリセスの形状を２段階にするなどの対策が
採られている。
において、その素子の基本的な特性を決定する主な要因
は、ゲート電極の構造およびその製造方法である。特に
ＧａＡｓを用いた高出力ＦＥＴにおいて、その性能を向
上させるためには素子としての消費電力を抑制させるこ
とが必要である。その対策の１つとして、ゲート工程で
形成しているリセスの形状を２段階にするなどの対策が
採られている。
以下、その製造方法および構造について第２図に従って
詳しく述べる。
詳しく述べる。
基板１上にソース・ドレイン電極２を形成した後に（第
２図（ａ）） 、絶縁膜５を全面に形成する（第２図（
ｂ））。次に、ゲート電極形成用のパターンをフォトレ
ジスト６で形成する（第２図（Ｃ））。そして、このレ
ジストパターンをマスクにして、下層の絶縁膜５および
基板１のエツチングを行い、幅の狭い第１のリセス溝７
を形成する（第２図（ｄ））。次に、基板１上の絶縁膜
５のみを追加エツチングを行う（第２図（ｅ））。
２図（ａ）） 、絶縁膜５を全面に形成する（第２図（
ｂ））。次に、ゲート電極形成用のパターンをフォトレ
ジスト６で形成する（第２図（Ｃ））。そして、このレ
ジストパターンをマスクにして、下層の絶縁膜５および
基板１のエツチングを行い、幅の狭い第１のリセス溝７
を形成する（第２図（ｄ））。次に、基板１上の絶縁膜
５のみを追加エツチングを行う（第２図（ｅ））。
この際のサイドエツチングには、通常、ウェットエツチ
ング法を用いる。そして、再び基板１のエツチングを行
って、幅の広い第２のリセス溝８を形成する（第２図（
ｆ））。そして、最後にゲート金属９′を蒸着して（第
２図（ｇ）） 、リフトオフ法によりゲート電極９を形
成する（第２図（ｈ））。
ング法を用いる。そして、再び基板１のエツチングを行
って、幅の広い第２のリセス溝８を形成する（第２図（
ｆ））。そして、最後にゲート金属９′を蒸着して（第
２図（ｇ）） 、リフトオフ法によりゲート電極９を形
成する（第２図（ｈ））。
［発明が解決しようとする課題１
従来の２段リセス構造を有するＦＥＴでは、以上のよう
な構造および製造方法で構成されているので、以下のよ
うな問題点がある。
な構造および製造方法で構成されているので、以下のよ
うな問題点がある。
まず第１には、絶縁膜５のサイドエツチングを行う際に
ウェットエツチングを行っているためにサイドエツチン
グ量をコントロールすることができないことである。寸
法制御性を向上させるにはドライエツチング法があるが
、これはフォトレジスト６の下の絶縁膜５をエツチング
するのは困難である。また、ドライエツチングの場合、
基板１へのダメージも考えられるので好ましくない。
ウェットエツチングを行っているためにサイドエツチン
グ量をコントロールすることができないことである。寸
法制御性を向上させるにはドライエツチング法があるが
、これはフォトレジスト６の下の絶縁膜５をエツチング
するのは困難である。また、ドライエツチングの場合、
基板１へのダメージも考えられるので好ましくない。
第２には、さらに高性能化を狙うにはゲート電極９の逆
方向耐圧を向上させるために２段リセス内で幅の狭い第
１のリセス溝７をソース側に寄せる、いわゆるオフセッ
トゲートが必要であるが、この製造方法では、このよう
な構造の素子を形成することが不可能である。
方向耐圧を向上させるために２段リセス内で幅の狭い第
１のリセス溝７をソース側に寄せる、いわゆるオフセッ
トゲートが必要であるが、この製造方法では、このよう
な構造の素子を形成することが不可能である。
この発明は、上記のような問題点を解消するためになさ
れたもので、請求項 （１）に記載の発明は、幅の広い
方のリセス溝幅の寸法制御を行うことができるとともに
、ソース・ドレイン電極に対して自己整合的に形成する
ことを目的とする。
れたもので、請求項 （１）に記載の発明は、幅の広い
方のリセス溝幅の寸法制御を行うことができるとともに
、ソース・ドレイン電極に対して自己整合的に形成する
ことを目的とする。
また、請求項 （２）に記載の発明は、第１の発明のさ
らに高性能化を図るための幅の広い第２のリセス溝の内
側の第１のリセス溝内に形成するゲート電極の位置にオ
フセットをかけて形成することを目的とする。
らに高性能化を図るための幅の広い第２のリセス溝の内
側の第１のリセス溝内に形成するゲート電極の位置にオ
フセットをかけて形成することを目的とする。
〔課題を解決するための手段１
この発明に係る請求項 （１）に記載の半導体装置の製
造方法は、ソース・ドレイン電極の側壁に他の絶縁膜の
エツチング液に耐性のある絶縁膜によるサイドウオール
を形成するとともに、その寸法で幅の広い第２のリセス
溝の幅をコントロールするものである。
造方法は、ソース・ドレイン電極の側壁に他の絶縁膜の
エツチング液に耐性のある絶縁膜によるサイドウオール
を形成するとともに、その寸法で幅の広い第２のリセス
溝の幅をコントロールするものである。
また、この発明の請求項（２）に記載の半導体装置の製
造方法は、幅の広い第２のリセス溝の内側の幅の狭い第
１のリセス溝内に形成するゲート電極の位置にソース側
にオフセットをかけて形成するようにしたものである。
造方法は、幅の広い第２のリセス溝の内側の幅の狭い第
１のリセス溝内に形成するゲート電極の位置にソース側
にオフセットをかけて形成するようにしたものである。
［作用Ｊ
この発明の請求項 （１）においては、２段リセスの外
側の幅の広い第２のリセス溝の幅は、ソース・ドレイン
の側壁に形成されたサイドウオールにより決定されるの
で、寸法の変動がないため素子性能の均一性が大幅に向
上する。
側の幅の広い第２のリセス溝の幅は、ソース・ドレイン
の側壁に形成されたサイドウオールにより決定されるの
で、寸法の変動がないため素子性能の均一性が大幅に向
上する。
また、請求項 （２）に記載の発明においては、２段リ
セスの内側の幅の狭い第１のリセス溝、すなわちゲート
電極の位置をソース側にオフセットして形成することに
より、ゲート電極の逆方向耐圧が向上するので、素子の
基本性能が大幅に向上する。
セスの内側の幅の狭い第１のリセス溝、すなわちゲート
電極の位置をソース側にオフセットして形成することに
より、ゲート電極の逆方向耐圧が向上するので、素子の
基本性能が大幅に向上する。
［実施例］
以下、この発明の一実施例を第１図について説明する。
第１図（ａ）〜（ｊ）はこの発明の一実施例を示す半導
体装置の製造方法の工程断面図である。
体装置の製造方法の工程断面図である。
第１図において、第２図と同一符号は同じものを示し、
３は全面に塗布されたポリイミド膜である。
３は全面に塗布されたポリイミド膜である。
以下、第１図の実際のフローに沿って製造工程を説明す
る。
る。
基板１上にソース・ドレイン電極２を形成する（第１図
（ａ））。そして、基板１上にポリイミド膜３の塗布を
行った後に（第１図（ｂ） ） 、ＲＩＥ等を用い、エ
ッチバック法でソース・ドレイン電極２の側壁にポリイ
ミド膜３によるサイドウオール４を形成する（第１図（
Ｃ））。この際、ポリイミド膜３を用いたのは次の絶縁
膜のエツチングに対して耐性のある材質を用いる必要が
あるからである。次に、全面に、例えばＳｉＯ等の絶縁
膜５を形成する（第１図（ｄ））。そして、その上にゲ
ート電極を形成するためのパターンをフォトレジスト６
で形成する（第１図（ｅ））。この際、ゲート電極をソ
ース側にオフセットして形成する場合は、位置合わせの
際、任意のサイズずらしてパターンを形成する。次に、
レジストパターンをマスクにして開口している部分の絶
縁膜５および基板１をエツチングして第２のリセス溝７
を形、成する（第１図（ｆ））。次に、フォトレジスト
６の下の絶縁膜５をウェットエツチングで除去する（こ
の時のサイドエツチング量が２段リセスの外側の幅にな
る）。この際の絶縁膜５のエツチングは、ポリイミド膜
３のサイドウオール４までエツチングされるように行う
。ポリイミド膜３のサイドウオール４の幅は制御されて
形成されているので、外側の第２のリセス溝８の幅はポ
リイミド膜３のサイドウオール４の端の位置で決定され
る。次に、再び基板１のエツチングを行い２段形状の第
２のリセス溝８が完成する。最後に、ゲート金属９′を
蒸着し、リフトオフ処理を行ってゲート電極９を形成す
る。
（ａ））。そして、基板１上にポリイミド膜３の塗布を
行った後に（第１図（ｂ） ） 、ＲＩＥ等を用い、エ
ッチバック法でソース・ドレイン電極２の側壁にポリイ
ミド膜３によるサイドウオール４を形成する（第１図（
Ｃ））。この際、ポリイミド膜３を用いたのは次の絶縁
膜のエツチングに対して耐性のある材質を用いる必要が
あるからである。次に、全面に、例えばＳｉＯ等の絶縁
膜５を形成する（第１図（ｄ））。そして、その上にゲ
ート電極を形成するためのパターンをフォトレジスト６
で形成する（第１図（ｅ））。この際、ゲート電極をソ
ース側にオフセットして形成する場合は、位置合わせの
際、任意のサイズずらしてパターンを形成する。次に、
レジストパターンをマスクにして開口している部分の絶
縁膜５および基板１をエツチングして第２のリセス溝７
を形、成する（第１図（ｆ））。次に、フォトレジスト
６の下の絶縁膜５をウェットエツチングで除去する（こ
の時のサイドエツチング量が２段リセスの外側の幅にな
る）。この際の絶縁膜５のエツチングは、ポリイミド膜
３のサイドウオール４までエツチングされるように行う
。ポリイミド膜３のサイドウオール４の幅は制御されて
形成されているので、外側の第２のリセス溝８の幅はポ
リイミド膜３のサイドウオール４の端の位置で決定され
る。次に、再び基板１のエツチングを行い２段形状の第
２のリセス溝８が完成する。最後に、ゲート金属９′を
蒸着し、リフトオフ処理を行ってゲート電極９を形成す
る。
なお、上記実施例では、ソース・ドレイン電極のサイド
ウオール材料にポリイミド樹脂を用いたが、他の絶縁膜
のエツチング液に対して耐性のある材料であれば実施例
と同様の効果を奏する。また、例えばソース・ドレイン
電極２が薄くてサイドウオール４の形成が困難な場合は
、ソース・ドレイン電極２を形成する際にソース・ドレ
イン電極２の上に同一サイズで絶縁膜のダミーパターン
を形成して厚みをかせいだ後にサイドウオールを形成し
てもなんら問題はない。
ウオール材料にポリイミド樹脂を用いたが、他の絶縁膜
のエツチング液に対して耐性のある材料であれば実施例
と同様の効果を奏する。また、例えばソース・ドレイン
電極２が薄くてサイドウオール４の形成が困難な場合は
、ソース・ドレイン電極２を形成する際にソース・ドレ
イン電極２の上に同一サイズで絶縁膜のダミーパターン
を形成して厚みをかせいだ後にサイドウオールを形成し
てもなんら問題はない。
［発明の効果１
以上説明したように、請求項（１）に記載の発明は、２
段リセス構造の外側の幅の広い第２のリセス溝の幅をソ
ース・ドレイン電極のサイドウオールの幅で形成するよ
うにして、絶縁膜のエツチング量のバラツキに依存しな
いようにしたので、素子の均性がよく、精度の高いもの
が大量に得られる効果がある。
段リセス構造の外側の幅の広い第２のリセス溝の幅をソ
ース・ドレイン電極のサイドウオールの幅で形成するよ
うにして、絶縁膜のエツチング量のバラツキに依存しな
いようにしたので、素子の均性がよく、精度の高いもの
が大量に得られる効果がある。
また、請求項（２）に記載の発明は、ゲート電極の位置
を任意にオフセットさせて素子の耐圧向上を区ることか
でき、さらに高性能な素子を得ることができる。
を任意にオフセットさせて素子の耐圧向上を区ることか
でき、さらに高性能な素子を得ることができる。
第１図はこの発明の一実施例にょるＧａＡｓＦＥＴのプ
ロセスフローを示す断面図、第２図は従来のＧａＡｓＦ
ＥＴのプロセスフローを示す断面図である。 図において、１は基板、２はソース・ドレイン電極、３
はポリイミド膜、４はサイドウオール、５は絶縁膜、６
はフォトレジスト、７は第１のリセス溝、８は第２のリ
セス溝、９はゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１ 図そ
の１ ２ ソース・ドレイ〉電、御 ｂ 此ｌゑ匿３
な・ノイミド横 ６１オトレツ、スト第１
図その２ 第 ２図その１
ロセスフローを示す断面図、第２図は従来のＧａＡｓＦ
ＥＴのプロセスフローを示す断面図である。 図において、１は基板、２はソース・ドレイン電極、３
はポリイミド膜、４はサイドウオール、５は絶縁膜、６
はフォトレジスト、７は第１のリセス溝、８は第２のリ
セス溝、９はゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１ 図そ
の１ ２ ソース・ドレイ〉電、御 ｂ 此ｌゑ匿３
な・ノイミド横 ６１オトレツ、スト第１
図その２ 第 ２図その１
Claims (2)
- （１）基板上にソース・ドレイン電極を形成する工程と
、全面に他の絶縁膜のエッチング液に耐性のある絶縁膜
を形成した後、エッチバックにより前記ソース・ドレイ
ン電極に前記他の絶縁膜のエッチング液に耐性のある絶
縁膜によるサイドウォールを形成する工程と、全面に絶
縁膜を形成する工程と、前記絶縁膜上にフォトレジスト
を形成し、ゲート電極用の写真製版を行う工程と、前記
下層の絶縁膜および基板をエッチングして第１のリセス
溝を形成する工程と、前記絶縁膜をサイドエッチングし
て前記サイドウォールの位置まで広げる工程と、前記基
板をエッチングして第２のリセス溝を形成する工程と、
ゲート金属を蒸着した後、リフトオフ法によりゲート電
極を形成する工程を含むことを特徴とする半導体装置の
製造方法。 - （２）基板上にソース・ドレイン電極を形成する工程と
、全面に他の絶縁膜のエッチング液に耐性のある絶縁膜
を形成した後、エッチバックにより前記ソース・ドレイ
ン電極に前記他の絶縁膜のエッチング液に耐性のある絶
縁膜によるサイドウォールを形成する工程と、全面に絶
縁膜を形成する工程と、前記絶縁膜上にフォトレジスト
を形成し、このフォトレジストに任意のサイズずらして
ゲート電極用の写真製版を行う工程と、前記下層の絶縁
膜および基板をエッチングして第１のリセス溝を形成す
る工程と、前記絶縁膜をサイドエッチングして前記サイ
ドウォールの位置まで広げる工程と、前記基板をエッチ
ングして第２のリセス溝を形成する工程と、ゲート金属
を蒸着した後、リフトオフ法によりゲート電極をソース
側にオフセットして形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33532290A JPH04196542A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33532290A JPH04196542A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196542A true JPH04196542A (ja) | 1992-07-16 |
Family
ID=18287226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33532290A Pending JPH04196542A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9209276B2 (en) | 2008-03-03 | 2015-12-08 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
-
1990
- 1990-11-28 JP JP33532290A patent/JPH04196542A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9209276B2 (en) | 2008-03-03 | 2015-12-08 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
| US9559188B2 (en) | 2008-03-03 | 2017-01-31 | Fuji Electric Co., Ltd. | Trench gate type semiconductor device and method of producing the same |
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