JP2001036065A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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Abstract
(57)【要約】
【課題】 ゲート埋込み層を有する半導体基板を含む半
導体装置の製造に際し、ゲート電極のゲート埋込み部が
張出し部に対して、ドレイン電極側又はソース電極側に
ずれて形成されることのない半導体装置の製造方法を提
供する。 【解決手段】 半導体基板１の表面に第１絶縁層６を形
成し、第１開口部８を形成する。次に、第２絶縁層９を
エッチングして、第１開口部８内のゲート埋込み層の中
央部を露出させるとともに、第１開口部８の内面側に第
２絶縁層９の所定幅の１対の側壁１０ａ、１０ｂを形成
し、側壁１０ａ、１０ｂ及び第１絶縁層６をマスクと
し、第１開口部８の下側のゲート埋込み層に、エッチン
グにより第１開口部８より狭幅の第２開口部１１を形成
する。側壁１０ａ、１０ｂの少なくとも一方を除去し、
第１開口部８と第２開口部１１とにゲート電極用金属層
を堆積させた後、第１絶縁層８を除去して、ゲート電極
１３を形成する。
導体装置の製造に際し、ゲート電極のゲート埋込み部が
張出し部に対して、ドレイン電極側又はソース電極側に
ずれて形成されることのない半導体装置の製造方法を提
供する。 【解決手段】 半導体基板１の表面に第１絶縁層６を形
成し、第１開口部８を形成する。次に、第２絶縁層９を
エッチングして、第１開口部８内のゲート埋込み層の中
央部を露出させるとともに、第１開口部８の内面側に第
２絶縁層９の所定幅の１対の側壁１０ａ、１０ｂを形成
し、側壁１０ａ、１０ｂ及び第１絶縁層６をマスクと
し、第１開口部８の下側のゲート埋込み層に、エッチン
グにより第１開口部８より狭幅の第２開口部１１を形成
する。側壁１０ａ、１０ｂの少なくとも一方を除去し、
第１開口部８と第２開口部１１とにゲート電極用金属層
を堆積させた後、第１絶縁層８を除去して、ゲート電極
１３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板表面に
ゲート埋込み層を有し、実効ゲート長の縮小化及びドレ
インコンダクタンス（ｇｄ）の低減化の可能な半導体装
置及びその製造方法に関する。
ゲート埋込み層を有し、実効ゲート長の縮小化及びドレ
インコンダクタンス（ｇｄ）の低減化の可能な半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高周波特性の向上、特に高
利得化の実現には、ゲート・ソース間容量の低減化が必
要であり、その有効な手段の一つがゲート長の縮小化で
ある。そのため、例えば、特開平５−２１８１００号公
報に開示されているＴ字型ゲート電極を用いる半導体装
置が提案されている。しかし、ゲート長の縮小化はドレ
インコンダクタンスの増大を招き、特に高出力素子にお
いて、効率の低下等を引起こす懸念があり、従来のＴ字
型ゲート電極ではドレインコンダクタンスの低減には不
十分であった。
利得化の実現には、ゲート・ソース間容量の低減化が必
要であり、その有効な手段の一つがゲート長の縮小化で
ある。そのため、例えば、特開平５−２１８１００号公
報に開示されているＴ字型ゲート電極を用いる半導体装
置が提案されている。しかし、ゲート長の縮小化はドレ
インコンダクタンスの増大を招き、特に高出力素子にお
いて、効率の低下等を引起こす懸念があり、従来のＴ字
型ゲート電極ではドレインコンダクタンスの低減には不
十分であった。
【０００３】そこで、ゲート埋込み層と張出し部を有す
るゲート電極を含む半導体装置が検討されている。図６
は、その一例を示す半導体装置の縦断面図である。３０
は半導体基板であり、半絶縁性ＧａＡｓ基板３１と、ｎ
−ＧａＡｓ活性層３２、ｎ−ＧａＡｓ層からなるゲート
埋込み層３３と、ｎ+−ＧａＡｓ層３４とからなる。そ
して、３７はＡｕＧｅ系金属よりなるドレイン電極、３
８は同じくＡｕＧｅ系金属よりなるソース電極、そして
４０はＡｌ系金属よりなるゲート電極、４０ａはゲート
電極４０のゲート埋込み部、４０ｂ,４０ｃはゲート埋
込み層３３と接合するゲート電極４０の張出し部であ
る。
るゲート電極を含む半導体装置が検討されている。図６
は、その一例を示す半導体装置の縦断面図である。３０
は半導体基板であり、半絶縁性ＧａＡｓ基板３１と、ｎ
−ＧａＡｓ活性層３２、ｎ−ＧａＡｓ層からなるゲート
埋込み層３３と、ｎ+−ＧａＡｓ層３４とからなる。そ
して、３７はＡｕＧｅ系金属よりなるドレイン電極、３
８は同じくＡｕＧｅ系金属よりなるソース電極、そして
４０はＡｌ系金属よりなるゲート電極、４０ａはゲート
電極４０のゲート埋込み部、４０ｂ,４０ｃはゲート埋
込み層３３と接合するゲート電極４０の張出し部であ
る。
【０００４】図６に示すように、ゲート電極の下方中央
部をゲート埋込み層３３へ埋め込み、チャンネルに最も
近接したこのゲート埋込み部４０ａの幅を縮小化するこ
とで、実効的なゲート長の縮小化を図ることを可能にし
ている。また、ゲート埋込み部４０ａの両側（ドレイン
電極及びソース電極）の張出し部４０ｂ,４０ｃがゲー
ト埋込み層３３に接合されていることから、両側に張出
し部がない構造に比べ、特にＶｄを増加させた状態での
ドレインコンダクタンスの低減化が図れる。
部をゲート埋込み層３３へ埋め込み、チャンネルに最も
近接したこのゲート埋込み部４０ａの幅を縮小化するこ
とで、実効的なゲート長の縮小化を図ることを可能にし
ている。また、ゲート埋込み部４０ａの両側（ドレイン
電極及びソース電極）の張出し部４０ｂ,４０ｃがゲー
ト埋込み層３３に接合されていることから、両側に張出
し部がない構造に比べ、特にＶｄを増加させた状態での
ドレインコンダクタンスの低減化が図れる。
【０００５】図７は、図６の半導体装置の従来の製造方
法を示す模式的な工程図である。図７（ａ）に示すよう
に、１回目の写真製版によりゲート埋込み部４０ａ形成
用のフォトレジストからなるダミーのゲート電極３５を
ｎ+−ＧａＡｓ層３４の上に形成する。そして、図７
（ｂ）に示すように、ダミーのゲート電極３５及びｎ+
−ＧａＡｓ層３４の上にＳｉＯ2からなる所定の厚さの
絶縁層３６を堆積させる。次に、図７（ｃ）に示すよう
にｎ+−ＧａＡｓ層３４を貫通し、ゲート埋込み層３３
が露出するまでエッチングして、ｎ+−ＧａＡｓ層３４
に開口部を形成する。そして、ドレイン電極３７とソー
ス電極３８、さらに２回目の写真製版により張出し部４
０ｂ,４０ｃ形成用のフォトレジスト３９を形成する。
次に、図７（ｄ）に示すように、ゲート埋込み層３３を
掘り込むとともに、上記開口部の幅を広げるようにエッ
チングする。そして、図７（ｄ）に示すように、ゲート
電極用の金属層を堆積させて、ゲート埋込み部４０ａと
張出し部４０ｂ,４０ｃとを有するゲート電極４０を形
成している。
法を示す模式的な工程図である。図７（ａ）に示すよう
に、１回目の写真製版によりゲート埋込み部４０ａ形成
用のフォトレジストからなるダミーのゲート電極３５を
ｎ+−ＧａＡｓ層３４の上に形成する。そして、図７
（ｂ）に示すように、ダミーのゲート電極３５及びｎ+
−ＧａＡｓ層３４の上にＳｉＯ2からなる所定の厚さの
絶縁層３６を堆積させる。次に、図７（ｃ）に示すよう
にｎ+−ＧａＡｓ層３４を貫通し、ゲート埋込み層３３
が露出するまでエッチングして、ｎ+−ＧａＡｓ層３４
に開口部を形成する。そして、ドレイン電極３７とソー
ス電極３８、さらに２回目の写真製版により張出し部４
０ｂ,４０ｃ形成用のフォトレジスト３９を形成する。
次に、図７（ｄ）に示すように、ゲート埋込み層３３を
掘り込むとともに、上記開口部の幅を広げるようにエッ
チングする。そして、図７（ｄ）に示すように、ゲート
電極用の金属層を堆積させて、ゲート埋込み部４０ａと
張出し部４０ｂ,４０ｃとを有するゲート電極４０を形
成している。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の製造方法では、ゲート電極のゲート埋込み部４０
ａと張出し部４０ｂ,４０ｃをそれぞれ独立した写真製
版工程により形成しているため、写真製版時に合わせず
れが生じた場合、ゲート埋込み部４０ａが両側の張出し
部４０ｂ,４０ｃに対して左右どちらかにずれた状態で
形成される。
従来の製造方法では、ゲート電極のゲート埋込み部４０
ａと張出し部４０ｂ,４０ｃをそれぞれ独立した写真製
版工程により形成しているため、写真製版時に合わせず
れが生じた場合、ゲート埋込み部４０ａが両側の張出し
部４０ｂ,４０ｃに対して左右どちらかにずれた状態で
形成される。
【０００７】通常、高出力素子では、出力を得るために
マルチフィンガーパターンを採用しているため、上記の
ようにゲート埋込み部４０ａが両側の張出し部４０ｂ,
４０ｃに対して左右どちらかにずれて形成された場合、
ドレイン電極側にオフセットしたフィンガーと、ソース
電極側にオフセットしたフィンガーとが交互に形成さ
れ、不均一動作や特性低下の原因となるという問題があ
る。
マルチフィンガーパターンを採用しているため、上記の
ようにゲート埋込み部４０ａが両側の張出し部４０ｂ,
４０ｃに対して左右どちらかにずれて形成された場合、
ドレイン電極側にオフセットしたフィンガーと、ソース
電極側にオフセットしたフィンガーとが交互に形成さ
れ、不均一動作や特性低下の原因となるという問題があ
る。
【０００８】そこで、本発明は、ゲート電極のゲート埋
込み部が張出し部に対して、ドレイン電極側又はソース
電極側にずれて形成されることのない半導体装置の製造
方法及びその製造方法により得られる高性能の半導体装
置を提供することを目的とした。
込み部が張出し部に対して、ドレイン電極側又はソース
電極側にずれて形成されることのない半導体装置の製造
方法及びその製造方法により得られる高性能の半導体装
置を提供することを目的とした。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置の製造方法は、ゲート埋込み層
を有する半導体基板と、ゲート電極と、該ゲート電極を
挟んで配置されたソース電極とドレイン電極とを有する
半導体装置の製造方法において、１）上記ゲート埋込み
層の表面に所定厚さの第１絶縁層を形成する工程と、
２）エッチングにより、第１絶縁層を貫通し上記ゲート
埋込み層を露出させる第１開口部を形成する工程と、
３）第１開口部を含む上記半導体基板上面に第２絶縁層
を形成する工程と、４）第２絶縁層をエッチングして、
第１開口部内の上記ゲート埋込み層の中央部を露出させ
るとともに、第１開口部の内面側に第２絶縁層の所定幅
の１対の側壁を形成する工程と、５）上記一対の側壁及
び第１絶縁層をマスクとし、第１開口部の下側の上記ゲ
ート埋込み層に、エッチングにより第１開口部より狭幅
の第２開口部を形成する工程と、６）上記一対の側壁の
少なくとも一方を除去して、第２開口部周辺に上記ゲー
ト埋込み層の上面を含む段面を形成する工程と、７）第
１開口部と第２開口部とにゲート電極用金属層を堆積さ
せる工程と、８）第１絶縁層を除去して、ゲート電極を
形成する工程と、９）上記ドレイン電極と上記ソース電
極を形成する工程とを含み、上記ゲート電極が、一部が
上記ゲート埋込み層に埋め込まれたゲート埋込み部と、
上記段面と接合する第１張出し部と、上記埋込み層より
第１絶縁層の厚さで規定される高さに第２張出し部とを
有することを特徴とする。
め、本発明の半導体装置の製造方法は、ゲート埋込み層
を有する半導体基板と、ゲート電極と、該ゲート電極を
挟んで配置されたソース電極とドレイン電極とを有する
半導体装置の製造方法において、１）上記ゲート埋込み
層の表面に所定厚さの第１絶縁層を形成する工程と、
２）エッチングにより、第１絶縁層を貫通し上記ゲート
埋込み層を露出させる第１開口部を形成する工程と、
３）第１開口部を含む上記半導体基板上面に第２絶縁層
を形成する工程と、４）第２絶縁層をエッチングして、
第１開口部内の上記ゲート埋込み層の中央部を露出させ
るとともに、第１開口部の内面側に第２絶縁層の所定幅
の１対の側壁を形成する工程と、５）上記一対の側壁及
び第１絶縁層をマスクとし、第１開口部の下側の上記ゲ
ート埋込み層に、エッチングにより第１開口部より狭幅
の第２開口部を形成する工程と、６）上記一対の側壁の
少なくとも一方を除去して、第２開口部周辺に上記ゲー
ト埋込み層の上面を含む段面を形成する工程と、７）第
１開口部と第２開口部とにゲート電極用金属層を堆積さ
せる工程と、８）第１絶縁層を除去して、ゲート電極を
形成する工程と、９）上記ドレイン電極と上記ソース電
極を形成する工程とを含み、上記ゲート電極が、一部が
上記ゲート埋込み層に埋め込まれたゲート埋込み部と、
上記段面と接合する第１張出し部と、上記埋込み層より
第１絶縁層の厚さで規定される高さに第２張出し部とを
有することを特徴とする。
【００１０】本発明によれば、第１開口部の内面側に絶
縁層からなる所定幅の１対の側壁を形成し、その１対の
側壁及び第１絶縁層をマスクとしてゲート埋込み層を形
成することにより、第１開口部の両内面からそれぞれ内
方に側壁の幅だけ離間してゲート埋込み部となる第２開
口部が形成される。したがって、ゲート埋込み部と第１
張出し部が、それぞれ第２開口部及び第１開口部の位置
及び幅に対応して自己整合的に形成されるため、ゲート
埋込み部が第１張出し部に対して左右にずれを生じるこ
とがない。
縁層からなる所定幅の１対の側壁を形成し、その１対の
側壁及び第１絶縁層をマスクとしてゲート埋込み層を形
成することにより、第１開口部の両内面からそれぞれ内
方に側壁の幅だけ離間してゲート埋込み部となる第２開
口部が形成される。したがって、ゲート埋込み部と第１
張出し部が、それぞれ第２開口部及び第１開口部の位置
及び幅に対応して自己整合的に形成されるため、ゲート
埋込み部が第１張出し部に対して左右にずれを生じるこ
とがない。
【００１１】また、上記段面を形成する工程において、
一対の側壁の内、ドレイン電極側の一方の側壁を除去
し、ゲート電極を形成する工程において、残存するソー
ス電極側の他方の側壁を除去して、ドレイン電極側に第
１張出し部を形成することが好ましい。ソース電極側に
第１張出し部が存在しないため、ソース抵抗が低減でき
る。
一対の側壁の内、ドレイン電極側の一方の側壁を除去
し、ゲート電極を形成する工程において、残存するソー
ス電極側の他方の側壁を除去して、ドレイン電極側に第
１張出し部を形成することが好ましい。ソース電極側に
第１張出し部が存在しないため、ソース抵抗が低減でき
る。
【００１２】また、上記第１絶縁層を形成する工程と上
記第１開口部を形成する工程との間に、第１絶縁層を保
護する第３絶縁層を第１絶縁層の全面に形成する工程を
設け、段面を形成する工程において、第３絶縁層を除去
することが好ましい。側壁を形成する際に、第１絶縁層
がエッチングされるのを防ぐことができるため、第１絶
縁層の厚さを所定値に維持できる。そのため、第２張出
し部のゲート埋込み層からの高さを所定値に維持でき、
ゲート電極の形状を安定化できるとともに、寄生容量が
低減できる。
記第１開口部を形成する工程との間に、第１絶縁層を保
護する第３絶縁層を第１絶縁層の全面に形成する工程を
設け、段面を形成する工程において、第３絶縁層を除去
することが好ましい。側壁を形成する際に、第１絶縁層
がエッチングされるのを防ぐことができるため、第１絶
縁層の厚さを所定値に維持できる。そのため、第２張出
し部のゲート埋込み層からの高さを所定値に維持でき、
ゲート電極の形状を安定化できるとともに、寄生容量が
低減できる。
【００１３】また、上記第１開口部を形成後、第１開口
部を含む上記半導体上面に第１絶縁層を保護する導電性
保護層を形成する工程を設けるとともに、段面を形成す
る工程において、段面に接触する導電性保護層及び段面
と連続する第１絶縁層の側面に接触する導電性保護層を
残すようにエッチングすることが好ましい。側壁を除去
する際に、第１絶縁層の内面がエッチングされるのを防
ぐことができるため、第１開口部の幅が広がるのを抑制
できる。
部を含む上記半導体上面に第１絶縁層を保護する導電性
保護層を形成する工程を設けるとともに、段面を形成す
る工程において、段面に接触する導電性保護層及び段面
と連続する第１絶縁層の側面に接触する導電性保護層を
残すようにエッチングすることが好ましい。側壁を除去
する際に、第１絶縁層の内面がエッチングされるのを防
ぐことができるため、第１開口部の幅が広がるのを抑制
できる。
【００１４】本発明に係る半導体装置は、半絶縁性基板
表面に活性層、ショットキー層及びゲート埋込み層を順
次積層してなる半導体基板と、ゲート電極と、該ゲート
電極を挟んで配置されたソース電極とドレイン電極とを
有する半導体装置において、上記ゲート電極が、上記シ
ョットキー層に接合し、上記ゲート埋込み層に埋め込ま
れたゲート埋込み部と、上記ドレイン電極側に上記ゲー
ト埋込み部と連続して設けられ、上記ゲート埋込み層と
接合する第１張出し部と、上記ゲート埋込み層より所定
高さに設けられ、一方が第１張出し部と連続する一対の
第２張出し部とを有することを特徴とする。
表面に活性層、ショットキー層及びゲート埋込み層を順
次積層してなる半導体基板と、ゲート電極と、該ゲート
電極を挟んで配置されたソース電極とドレイン電極とを
有する半導体装置において、上記ゲート電極が、上記シ
ョットキー層に接合し、上記ゲート埋込み層に埋め込ま
れたゲート埋込み部と、上記ドレイン電極側に上記ゲー
ト埋込み部と連続して設けられ、上記ゲート埋込み層と
接合する第１張出し部と、上記ゲート埋込み層より所定
高さに設けられ、一方が第１張出し部と連続する一対の
第２張出し部とを有することを特徴とする。
【００１５】また、本発明に係る別の半導体装置は、半
絶縁性基板表面に活性層、ショットキー層及びゲート埋
込み層を有する半導体基板と、ゲート電極と、該ゲート
電極を挟んで配置されたソース電極とドレイン電極とを
有する半導体装置において、上記ゲート電極が、上記シ
ョットキー層に接合し、上記埋込み層に埋め込まれたゲ
ート埋込み部と、該ゲート埋込み部と連続する一対の第
１張出し部と、第１張出し部の周囲に設けられ、上記ゲ
ート埋込み層と接合するとともに第１張出し部を所定幅
に規定する導電性保護層と、第１張出し部と連続し、上
記ゲート埋込み層より所定高さに形成された一対の第２
張出し部とを有することを特徴とする。
絶縁性基板表面に活性層、ショットキー層及びゲート埋
込み層を有する半導体基板と、ゲート電極と、該ゲート
電極を挟んで配置されたソース電極とドレイン電極とを
有する半導体装置において、上記ゲート電極が、上記シ
ョットキー層に接合し、上記埋込み層に埋め込まれたゲ
ート埋込み部と、該ゲート埋込み部と連続する一対の第
１張出し部と、第１張出し部の周囲に設けられ、上記ゲ
ート埋込み層と接合するとともに第１張出し部を所定幅
に規定する導電性保護層と、第１張出し部と連続し、上
記ゲート埋込み層より所定高さに形成された一対の第２
張出し部とを有することを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照し、本発明の半
導体装置の製造方法に係る実施の形態を説明する。 実施の形態１．図１は、本実施の形態１の工程を示す模
式断面図である。１は半導体基板であり、半絶縁性Ｇａ
Ａｓからなる半絶縁性基板２と、ｎ−ＧａＡｓからなる
活性層３と、ｎ−ＡｌＧａＡｓからなるショットキー層
４と、ｎ−ＧａＡｓからなるゲート埋込み層５とからな
る。図１（ａ）に示すように、Ｓｉ3Ｎ4からなる第１絶
縁層６を４０００Å程度、半導体基板１全面に堆積させ
る。次に、図１（ｂ）のように、フォトレジスト７を用
いて、第１絶縁層６をドライエッチングにより、１μｍ
程度開口して第１開口部８を形成する。次に、ＳｉＯ2
からなる第２絶縁層９を４０００Å程度堆積させる（図
１（ｃ））。そして、反応性イオンエッチングにより第
２絶縁層９の異方性エッチングを行ない、第１絶縁層６
の内面側に第２絶縁層９の一対の側壁１０ａ，１０ｂを
形成する（図１（ｄ））。
導体装置の製造方法に係る実施の形態を説明する。 実施の形態１．図１は、本実施の形態１の工程を示す模
式断面図である。１は半導体基板であり、半絶縁性Ｇａ
Ａｓからなる半絶縁性基板２と、ｎ−ＧａＡｓからなる
活性層３と、ｎ−ＡｌＧａＡｓからなるショットキー層
４と、ｎ−ＧａＡｓからなるゲート埋込み層５とからな
る。図１（ａ）に示すように、Ｓｉ3Ｎ4からなる第１絶
縁層６を４０００Å程度、半導体基板１全面に堆積させ
る。次に、図１（ｂ）のように、フォトレジスト７を用
いて、第１絶縁層６をドライエッチングにより、１μｍ
程度開口して第１開口部８を形成する。次に、ＳｉＯ2
からなる第２絶縁層９を４０００Å程度堆積させる（図
１（ｃ））。そして、反応性イオンエッチングにより第
２絶縁層９の異方性エッチングを行ない、第１絶縁層６
の内面側に第２絶縁層９の一対の側壁１０ａ，１０ｂを
形成する（図１（ｄ））。
【００１７】さらに、側壁１０ａ，１０ｂと第１絶縁層
６をマスクにゲート埋込み層５のみを選択的にドライエ
ッチングにより除去し、ショットキー層４が露出した第
２開口部１１を形成する。続いて、フッ酸系溶液に対し
ＳｉＯ2膜からなる第２絶縁層８のエッチングレート
が、Ｓｉ3Ｎ4膜からなる第１絶縁層６のエッチングレー
トに比較し非常に大きいことを利用し、図１（ｅ）に示
すように、側壁１０ａ，１０ｂのみをフッ酸系溶液にて
選択的に除去し、第２開口部１１内の段面１２ａ，１２
ｂを露出させる。そして、ＷＳｉ膜１４及びＡｕ膜１５
をスパッタ法により半導体基板全面に堆積させ、イオン
ミリング及びドライエッチングにより不要部を除去する
ことで、ＷＳｉ膜１４及びＡｕ膜１５からなるゲート電
極１３を形成する（図１（ｆ））。次いで、第１絶縁層
６をフッ酸系溶液にて除去した後、ＡｕＧｅ系金属より
なるドレイン電極１６とソース電極１７を形成する。こ
れにより、一部がゲート埋込み層５に埋め込まれたゲー
ト埋込み部１３ａと、段面１２ａ,１２ｂと接合する第
１張出し部１３ｂ，１３ｃと、段面１２ａ，１２ｂより
第１絶縁層６の厚さで規定される高さに第２張出し部１
３ｄ，１３ｅを有するゲート電極１３を含む半導体装置
を製造できる。
６をマスクにゲート埋込み層５のみを選択的にドライエ
ッチングにより除去し、ショットキー層４が露出した第
２開口部１１を形成する。続いて、フッ酸系溶液に対し
ＳｉＯ2膜からなる第２絶縁層８のエッチングレート
が、Ｓｉ3Ｎ4膜からなる第１絶縁層６のエッチングレー
トに比較し非常に大きいことを利用し、図１（ｅ）に示
すように、側壁１０ａ，１０ｂのみをフッ酸系溶液にて
選択的に除去し、第２開口部１１内の段面１２ａ，１２
ｂを露出させる。そして、ＷＳｉ膜１４及びＡｕ膜１５
をスパッタ法により半導体基板全面に堆積させ、イオン
ミリング及びドライエッチングにより不要部を除去する
ことで、ＷＳｉ膜１４及びＡｕ膜１５からなるゲート電
極１３を形成する（図１（ｆ））。次いで、第１絶縁層
６をフッ酸系溶液にて除去した後、ＡｕＧｅ系金属より
なるドレイン電極１６とソース電極１７を形成する。こ
れにより、一部がゲート埋込み層５に埋め込まれたゲー
ト埋込み部１３ａと、段面１２ａ,１２ｂと接合する第
１張出し部１３ｂ，１３ｃと、段面１２ａ，１２ｂより
第１絶縁層６の厚さで規定される高さに第２張出し部１
３ｄ，１３ｅを有するゲート電極１３を含む半導体装置
を製造できる。
【００１８】本実施の形態１では、第２絶縁層８の厚さ
を変化させることで、第２開口部１１の幅を０．１μｍ
から１μｍの間で自由に設定でき、かつ、第１開口部８
に対して自己整合的に第２開口部１１が形成されること
で、第１開口部８と第２開口部１１とが左右対称に形成
される。そのため、ゲート埋込み部と第１張出し部が、
自己整合的に形成され、ゲート埋込み部が第１張出し部
に対して左右にずれを生じることがない。また、写真製
版は第１開口部８を形成する時に用いるだけで良いた
め、従来の製造方法に比べ写真製版の工程を減らすこと
ができる。
を変化させることで、第２開口部１１の幅を０．１μｍ
から１μｍの間で自由に設定でき、かつ、第１開口部８
に対して自己整合的に第２開口部１１が形成されること
で、第１開口部８と第２開口部１１とが左右対称に形成
される。そのため、ゲート埋込み部と第１張出し部が、
自己整合的に形成され、ゲート埋込み部が第１張出し部
に対して左右にずれを生じることがない。また、写真製
版は第１開口部８を形成する時に用いるだけで良いた
め、従来の製造方法に比べ写真製版の工程を減らすこと
ができる。
【００１９】実施の形態２．図２は、本実施の形態２の
工程を示す模式断面図である。第１絶縁層６の上にＳｉ
Ｏ2からなる第３絶縁層１８を１０００Å程度形成し(図
２（ｂ））、第１絶縁層６上の第３絶縁層１８を、側壁
１０ａ，１０ｂを除去する際に同時に除去する（図２
（ｇ））以外は、実施の形態１と同様の方法で半導体装
置を製造できる。
工程を示す模式断面図である。第１絶縁層６の上にＳｉ
Ｏ2からなる第３絶縁層１８を１０００Å程度形成し(図
２（ｂ））、第１絶縁層６上の第３絶縁層１８を、側壁
１０ａ，１０ｂを除去する際に同時に除去する（図２
（ｇ））以外は、実施の形態１と同様の方法で半導体装
置を製造できる。
【００２０】側壁１０ａ，１０ｂを形成するため第２絶
縁層９のＳｉＯ2膜を異方性ドライエッチングする際、
ドライエッチングに対するＳｉ3Ｎ4膜のエッチングレー
トがＳｉＯ2膜に比べ大きいため、同時に露出した第１
絶縁層６のＳｉ3Ｎ4膜がエッチングされ易い。そのた
め、製造された半導体装置のゲート電極１３の第２張出
し部１３ｄ，１３ｅの高さが一定せず形状が不安定とな
り易く、またゲート・ドレイン間容量値が一定にならな
い等の問題を引起こす可能性がある。しかし、本実施の
形態２ではＳｉＯ2膜の異方性ドライエッチング時、第
１絶縁層６のＳｉ3Ｎ4膜上に第１絶縁層６を保護するＳ
ｉＯ2膜からなる第３絶縁層１８が存在するため、Ｓｉ3
Ｎ4膜の露出を抑制することができる。そのため、ゲー
ト電極１３の第２張出し部１３３ｄ，１３ｅの高さを所
定値に制御することが可能となる。
縁層９のＳｉＯ2膜を異方性ドライエッチングする際、
ドライエッチングに対するＳｉ3Ｎ4膜のエッチングレー
トがＳｉＯ2膜に比べ大きいため、同時に露出した第１
絶縁層６のＳｉ3Ｎ4膜がエッチングされ易い。そのた
め、製造された半導体装置のゲート電極１３の第２張出
し部１３ｄ，１３ｅの高さが一定せず形状が不安定とな
り易く、またゲート・ドレイン間容量値が一定にならな
い等の問題を引起こす可能性がある。しかし、本実施の
形態２ではＳｉＯ2膜の異方性ドライエッチング時、第
１絶縁層６のＳｉ3Ｎ4膜上に第１絶縁層６を保護するＳ
ｉＯ2膜からなる第３絶縁層１８が存在するため、Ｓｉ3
Ｎ4膜の露出を抑制することができる。そのため、ゲー
ト電極１３の第２張出し部１３３ｄ，１３ｅの高さを所
定値に制御することが可能となる。
【００２１】なお、第３絶縁層は、ドライエッチングに
対するエッチングレートがＳｉ3Ｎ4膜に比べ小さい公知
の材料を用いることができるが、ＳｉＯ2膜が好まし
い。
対するエッチングレートがＳｉ3Ｎ4膜に比べ小さい公知
の材料を用いることができるが、ＳｉＯ2膜が好まし
い。
【００２２】実施の形態３．図３は本実施の形態３の工
程を示す模式的な断面図である。第１開口部８を形成
後、ＷＳｉ膜からなる導電性保護層１９をスパッタ法に
より５００Å程度堆積させ（図３（ｃ））、側壁１０
ａ，１０ｂのみをフッ酸系溶液で選択的に除去し、ゲー
ト電極１３の第１張出し部１３ｂ，１３ｃの周囲にのみ
導電性保護層１９を残し、残留導電性保護層２０ａ，２
０ｂを形成した(図３（ｇ））以外は、実施の形態１と
同様の方法で半導体装置を製造できる。
程を示す模式的な断面図である。第１開口部８を形成
後、ＷＳｉ膜からなる導電性保護層１９をスパッタ法に
より５００Å程度堆積させ（図３（ｃ））、側壁１０
ａ，１０ｂのみをフッ酸系溶液で選択的に除去し、ゲー
ト電極１３の第１張出し部１３ｂ，１３ｃの周囲にのみ
導電性保護層１９を残し、残留導電性保護層２０ａ，２
０ｂを形成した(図３（ｇ））以外は、実施の形態１と
同様の方法で半導体装置を製造できる。
【００２３】本実施の形態３により得られる半導体装置
は、図３（ｉ）に示すように、ゲート電極１３が、下部
の一部がショットキー層４に接合し、ゲート埋込み層５
に埋め込まれたゲート埋込み部１３ａと、ゲート埋込み
部１３ａと連続する一対の第１張出し部１３ｂ、１３ｃ
と、第１張出し部１３ｂ、１３ｃの周囲に設けられ第１
張出し部１３ｂ、１３ｃを所定幅に規定する残留導電性
保護層２０ａ、２０ｂと、第１張出し部１３ｂ，１３ｃ
と連続する一対の第２張出し部１３ｄ，１３ｅとを有し
ている。ここで、第１張出し部１３ｂ，１３ｃは残留導
電性保護層２０ａ，２０ｂを介してゲート埋込み層５と
接合し、さらに第２張出し部１３ｄ，１３ｅはゲート埋
込み層５より第１絶縁層５の厚さで規定される所定高さ
に設けられている。
は、図３（ｉ）に示すように、ゲート電極１３が、下部
の一部がショットキー層４に接合し、ゲート埋込み層５
に埋め込まれたゲート埋込み部１３ａと、ゲート埋込み
部１３ａと連続する一対の第１張出し部１３ｂ、１３ｃ
と、第１張出し部１３ｂ、１３ｃの周囲に設けられ第１
張出し部１３ｂ、１３ｃを所定幅に規定する残留導電性
保護層２０ａ、２０ｂと、第１張出し部１３ｂ，１３ｃ
と連続する一対の第２張出し部１３ｄ，１３ｅとを有し
ている。ここで、第１張出し部１３ｂ，１３ｃは残留導
電性保護層２０ａ，２０ｂを介してゲート埋込み層５と
接合し、さらに第２張出し部１３ｄ，１３ｅはゲート埋
込み層５より第１絶縁層５の厚さで規定される所定高さ
に設けられている。
【００２４】本実施の形態３では、側壁１０ａ，１０ｂ
をフッ酸系溶液で選択的に除去する際、ＷＳｉのエッチ
ングレートがＳｉ3Ｎ4に比較して非常に小さいフッ酸系
溶液を用いることにより、Ｓｉ3Ｎ4からなる第１絶縁層
６がエッチングされるのを抑制できるため、第１開口部
８の幅が変化することがない。そのため、ゲート電極１
３の第１張出し部１３ｂ，１３ｃの幅を常に所定値に保
つことが可能である。
をフッ酸系溶液で選択的に除去する際、ＷＳｉのエッチ
ングレートがＳｉ3Ｎ4に比較して非常に小さいフッ酸系
溶液を用いることにより、Ｓｉ3Ｎ4からなる第１絶縁層
６がエッチングされるのを抑制できるため、第１開口部
８の幅が変化することがない。そのため、ゲート電極１
３の第１張出し部１３ｂ，１３ｃの幅を常に所定値に保
つことが可能である。
【００２５】なお、本実施の形態３では、導電性保護層
としてＷＳｉ膜を用いたが、ゲート埋込み層とショット
キー接合を形成可能な金属であれば、公知のいずれの金
属も用いることができる。
としてＷＳｉ膜を用いたが、ゲート埋込み層とショット
キー接合を形成可能な金属であれば、公知のいずれの金
属も用いることができる。
【００２６】実施の形態４．図４は、本実施の形態４の
工程を示す模式的な断面図である。第２開口部１１を形
成後、ソース電極１７側の側壁１０ｂをフォトレジスト
２１にてマスクし、ドレイン電極１６側の側壁１０ａの
みを、フッ酸系溶液で選択的に除去し（図４（ｆ））、
第１絶縁層６を除去する際に、側壁１０ｂを除去した
（図４（ｈ））以外は、実施の形態１と同様の方法で半
導体装置を製造できる。
工程を示す模式的な断面図である。第２開口部１１を形
成後、ソース電極１７側の側壁１０ｂをフォトレジスト
２１にてマスクし、ドレイン電極１６側の側壁１０ａの
みを、フッ酸系溶液で選択的に除去し（図４（ｆ））、
第１絶縁層６を除去する際に、側壁１０ｂを除去した
（図４（ｈ））以外は、実施の形態１と同様の方法で半
導体装置を製造できる。
【００２７】本実施の形態４により得られる半導体装置
は、図４（ｈ）に示すように、ゲート電極２２が、下部
の一部がショットキー層４に接合し、ゲート埋込み層５
に埋め込まれたゲート埋込み部２２ａと、ゲート埋込み
部２２ａと連続する第１張出し部２２ｂと、第１張出し
部２２ｂと一方が連続する一対の第２張出し部２２ｃ，
２２ｄとを有している。ここで、第１張出し部２２ｂは
ゲート埋込み部２２ａのドレイン電極１６側に設けら
れ、かつ、ゲート埋込み層５と接合し、さらに一対の第
２張出し部２２ｃ，２２ｄがゲート埋込み層５より第１
絶縁層５の厚さで規定される所定高さに設けられてい
る。
は、図４（ｈ）に示すように、ゲート電極２２が、下部
の一部がショットキー層４に接合し、ゲート埋込み層５
に埋め込まれたゲート埋込み部２２ａと、ゲート埋込み
部２２ａと連続する第１張出し部２２ｂと、第１張出し
部２２ｂと一方が連続する一対の第２張出し部２２ｃ，
２２ｄとを有している。ここで、第１張出し部２２ｂは
ゲート埋込み部２２ａのドレイン電極１６側に設けら
れ、かつ、ゲート埋込み層５と接合し、さらに一対の第
２張出し部２２ｃ，２２ｄがゲート埋込み層５より第１
絶縁層５の厚さで規定される所定高さに設けられてい
る。
【００２８】本実施の形態４においては、ドレイン電極
１６側のみに第１張出し部２２ｂを有し、ソース電極１
７側に第１張出し部がないゲート電極を作製できるた
め、ソース抵抗を低減することが可能である。
１６側のみに第１張出し部２２ｂを有し、ソース電極１
７側に第１張出し部がないゲート電極を作製できるた
め、ソース抵抗を低減することが可能である。
【００２９】なお、図５に本発明の製造装置により製造
した半導体装置の全体構造（フィンガーパターン）を示
す模式的な平面図を示す。ソース電極１７とドレイン電
極１６がゲート電極１３に対して左右対称的に配置され
たフィンガーパターンを形成することが可能である。
した半導体装置の全体構造（フィンガーパターン）を示
す模式的な平面図を示す。ソース電極１７とドレイン電
極１６がゲート電極１３に対して左右対称的に配置され
たフィンガーパターンを形成することが可能である。
【００３０】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ゲート埋込み層を有する半導体基板を含む半導体
装置の製造方法において、第１開口部の内面側に絶縁層
からなる所定幅の１対の側壁を形成し、その１対の側壁
及び第１絶縁層をマスクとしてゲート埋込み層を形成す
ることにより、ゲート埋込み部と第１張出し部が、自己
整合的に形成されるため、ゲート埋込み部が第１張出し
部に対して左右にずれを生じることがない。そのため、
不均一動作がない高性能の半導体装置を製造できる製造
方法を提供できる。また、写真製版の工程を従来に比べ
減らすことができるため、製造コストの低減も可能とな
る。
れば、ゲート埋込み層を有する半導体基板を含む半導体
装置の製造方法において、第１開口部の内面側に絶縁層
からなる所定幅の１対の側壁を形成し、その１対の側壁
及び第１絶縁層をマスクとしてゲート埋込み層を形成す
ることにより、ゲート埋込み部と第１張出し部が、自己
整合的に形成されるため、ゲート埋込み部が第１張出し
部に対して左右にずれを生じることがない。そのため、
不均一動作がない高性能の半導体装置を製造できる製造
方法を提供できる。また、写真製版の工程を従来に比べ
減らすことができるため、製造コストの低減も可能とな
る。
【００３１】また、請求項２記載の発明によれば、ゲー
ト埋込み部と第１張出し部を自己整合的に形成すること
ができるだけでなく、一対の側壁の一方をマスクして、
ドレイン電極側にのみに第１張出し部を有するゲート電
極を製造できるため、ソース抵抗を低減可能な製造方法
を提供できる。
ト埋込み部と第１張出し部を自己整合的に形成すること
ができるだけでなく、一対の側壁の一方をマスクして、
ドレイン電極側にのみに第１張出し部を有するゲート電
極を製造できるため、ソース抵抗を低減可能な製造方法
を提供できる。
【００３２】また、請求項３記載の発明によれば、第１
絶縁層の表面に保護層として第３絶縁層を設けることに
より、側壁を形成する際に、第１絶縁層の厚さを所定値
に維持できる。そのため、ゲート埋込み部と第１張出し
部を自己整合的に形成することができるだけでなく、ゲ
ート電極の形状を安定化できるとともに、寄生容量を低
減可能な製造方法を提供できる。
絶縁層の表面に保護層として第３絶縁層を設けることに
より、側壁を形成する際に、第１絶縁層の厚さを所定値
に維持できる。そのため、ゲート埋込み部と第１張出し
部を自己整合的に形成することができるだけでなく、ゲ
ート電極の形状を安定化できるとともに、寄生容量を低
減可能な製造方法を提供できる。
【００３３】また、請求項４記載の発明によれば、第１
絶縁層を保護する導電性保護層を形成することにより、
側壁を除去する際に、第１絶縁層の内面がエッチングさ
れるのを防ぐことができるため、第１開口部の幅が広が
るのを抑制できる。そのため、ゲート埋込み部と第１張
出し部を、より高精度で自己整合的に形成することが可
能な製造方法を提供できる。
絶縁層を保護する導電性保護層を形成することにより、
側壁を除去する際に、第１絶縁層の内面がエッチングさ
れるのを防ぐことができるため、第１開口部の幅が広が
るのを抑制できる。そのため、ゲート埋込み部と第１張
出し部を、より高精度で自己整合的に形成することが可
能な製造方法を提供できる。
【００３４】また、請求項５記載の発明によれば、ゲー
ト電極がゲート埋込み部と、ドレイン電極側に設けられ
ゲート埋込み層と接合する第１張出し部と、ゲート埋込
み部より所定高さに設けられた第２張出し部を有してい
るため、ゲート電極の形状にバラツキがなく、寄生容量
及びソース抵抗の低い半導体装置を提供できる。
ト電極がゲート埋込み部と、ドレイン電極側に設けられ
ゲート埋込み層と接合する第１張出し部と、ゲート埋込
み部より所定高さに設けられた第２張出し部を有してい
るため、ゲート電極の形状にバラツキがなく、寄生容量
及びソース抵抗の低い半導体装置を提供できる。
【００３５】また、請求項６記載の発明によれば、第１
張出し部の周囲に残留させた導電性保護層を有し、段面
の幅のバラツキが少なく、ゲート埋込み部と第１張出し
部が、より高精度で自己整合的に形成された半導体装置
を提供できる。
張出し部の周囲に残留させた導電性保護層を有し、段面
の幅のバラツキが少なく、ゲート埋込み部と第１張出し
部が、より高精度で自己整合的に形成された半導体装置
を提供できる。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の工程を示す模式的な縦断面図である。
造方法の工程を示す模式的な縦断面図である。
【図２】 本発明の実施の形態２に係る半導体装置の製
造方法の工程を示す模式的な縦断面図である。
造方法の工程を示す模式的な縦断面図である。
【図３】 本発明の実施の形態３に係る半導体装置の製
造方法の工程を示す模式的な縦断面図である
造方法の工程を示す模式的な縦断面図である
【図４】 本発明の実施の形態４に係る半導体装置の製
造方法の工程を示す模式的な縦断面図である
造方法の工程を示す模式的な縦断面図である
【図５】 本発明の製造方法により製造した半導体装置
の全体構造を示す模式的な平面図である。
の全体構造を示す模式的な平面図である。
【図６】 従来の半導体装置の構造を示す模式的な縦断
面図である。
面図である。
【図７】 従来の半導体装置の製造方法の工程を示す模
式的な縦断面図である。
式的な縦断面図である。
１ 半導体基板、２ 半絶縁性基板、３ 活性層、４
ショットキー層、５ ゲート埋込み層、６ 第１絶縁
層、７,２１ フォトレジスト層、８ 第１開口部、９
第２絶縁層、１０ａ，１０ｂ 側壁、１１ 第２開口
部、１２ａ，１２ｂ段面、１３，２２ ゲート電極、１
３ａ，２２ａ ゲート埋込み層、１３ｂ，１３ｃ，２２
ｂ 第１張出し部、１３ｄ，１３ｅ，２２ｃ，２２ｄ
第２張出し部、１４，２３ ＷＳｉ電極、１５，２４
Ａｕ電極、１６ ドレイン電極、１７ ソース電極、１
８ 第３絶縁層、１９ 導電性保護層、２０ａ，２０ｂ
残留導電性保護層。
ショットキー層、５ ゲート埋込み層、６ 第１絶縁
層、７,２１ フォトレジスト層、８ 第１開口部、９
第２絶縁層、１０ａ，１０ｂ 側壁、１１ 第２開口
部、１２ａ，１２ｂ段面、１３，２２ ゲート電極、１
３ａ，２２ａ ゲート埋込み層、１３ｂ，１３ｃ，２２
ｂ 第１張出し部、１３ｄ，１３ｅ，２２ｃ，２２ｄ
第２張出し部、１４，２３ ＷＳｉ電極、１５，２４
Ａｕ電極、１６ ドレイン電極、１７ ソース電極、１
８ 第３絶縁層、１９ 導電性保護層、２０ａ，２０ｂ
残留導電性保護層。
Claims (6)
- 【請求項１】 ゲート埋込み層を有する半導体基板と、
ゲート電極と、該ゲート電極を挟んで配置されたソース
電極とドレイン電極とを有する半導体装置の製造方法に
おいて、 １）上記ゲート埋込み層の表面に所定厚さの第１絶縁層
を形成する工程と、 ２）エッチングにより、第１絶縁層を貫通し上記ゲート
埋込み層を露出させる第１開口部を形成する工程と、 ３）第１開口部を含む上記半導体基板上面に第２絶縁層
を形成する工程と、 ４）第２絶縁層をエッチングして、第１開口部内の上記
ゲート埋込み層の中央部を露出させるとともに、第１開
口部の内面側に第２絶縁層の所定幅の１対の側壁を形成
する工程と、 ５）上記一対の側壁及び第１絶縁層をマスクとし、第１
開口部の下側の上記ゲート埋込み層に、エッチングによ
り第１開口部より狭幅の第２開口部を形成する工程と、 ６）上記一対の側壁の少なくとも一方を除去して、第２
開口部周辺に上記ゲート埋込み層の上面を含む段面を形
成する工程と、 ７）第１開口部と第２開口部とにゲート電極用金属層を
堆積させる工程と、 ８）第１絶縁層を除去して、ゲート電極を形成する工程
と、 ９）上記ドレイン電極と上記ソース電極を形成する工程
とを含み、上記ゲート電極が、一部が上記ゲート埋込み
層に埋め込まれたゲート埋込み部と、上記段面と接合す
る第１張出し部と、上記埋込み層より第１絶縁層の厚さ
で規定される高さに第２張出し部とを有する半導体装置
の製造方法。 - 【請求項２】上記段面を形成する工程において、上記一
対の側壁の内、上記ドレイン電極側の一方の側壁を除去
し、さらに上記ゲート電極を形成する工程において、上
記一対の側壁の残存する上記ソース電極側の他方を除去
して、上記ドレイン電極側に上記段面を形成する請求項
１記載の半導体装置の製造方法。 - 【請求項３】上記第１絶縁層を形成する工程と上記第１
開口部を形成する工程との間に、第１絶縁層を保護する
第３絶縁層を第１絶縁層の全面に形成する工程を設ける
とともに、上記段面を形成する工程において、第３絶縁
層を除去する請求項１に記載の半導体装置の製造方法。 - 【請求項４】上記第１開口部を形成後、第１開口部を含
む上記半導体上面に第１絶縁層を保護する導電性保護層
を形成する工程を設け、さらに上記段面を形成する工程
において、上記段面に接触する上記導電性保護層及び上
記段面と連続する第１絶縁層の側面に接触する上記導電
性保護層を残すようにエッチングする請求項１に記載の
半導体装置の製造方法。 - 【請求項５】半絶縁性基板表面に活性層、ショットキー
層及びゲート埋込み層を順次積層してなる半導体基板
と、ゲート電極と、該ゲート電極を挟んで配置されたソ
ース電極とドレイン電極とを有する半導体装置におい
て、上記ゲート電極が、上記ショットキー層に接合し、
上記ゲート埋込み層に埋め込まれたゲート埋込み部と、
上記ドレイン電極側に上記ゲート埋込み部と連続して設
けられ、上記ゲート埋込み層と接合する第１張出し部
と、上記ゲート埋込み層より所定高さに設けられ、一方
が第１張出し部と連続する一対の第２張出し部とを有す
る半導体装置。 - 【請求項６】半絶縁性基板表面に活性層、ショットキー
層及びゲート埋込み層を有する半導体基板と、ゲート電
極と、該ゲート電極を挟んで配置されたソース電極とド
レイン電極とを有する半導体装置において、上記ゲート
電極が、上記ショットキー層に接合し、上記埋込み層に
埋め込まれたゲート埋込み部と、該ゲート埋込み部と連
続する一対の第１張出し部と、第１張出し部の周囲に設
けられ、上記ゲート埋込み層と接合するとともに第１張
出し部を所定幅に規定する導電性保護層と、第１張出し
部と連続し、上記ゲート埋込み層より所定高さに形成さ
れた一対の第２張出し部とを有する半導体装置。
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