JPH04354138A - Ｍｉｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置、特に、
ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ　　Ｉｎｓｕｌａｔｏｒ）
を用いて形成するＭＩＳ型半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】ＭＩＳ型半導体装置として、能動領域を
絶縁膜で基板から絶縁した構造のＳＯＩトランジスタが
提案されている。このＳＯＩトランジスタは、積層構造
による集積度の向上や、動作速度の向上を目的として、
その実用化が検討されている。

【０００３】従来のこの種の装置として、文献：「ＬＳ
Ｉハンドブック，電子通信学会編，オーム社，ｐｐ．３
８８〜３９０」に開示されたものがある。この文献に開
示された構造および製造方法につき、図２の（Ａ）、（
Ｂ）および（Ｃ）を参照して簡単に説明する。

【０００４】この文献の第３図に示された例によれば、
シリコン（Ｓｉ）基板１０の上面側から基板１０に対し
て、注入エネルギーを３００ＫｅＶおよびドーズ量を１
０１８ｃｍ−２として酸素イオン（Ｏ＋　）を注入する
。これにより、この基板１０の表面領域のした側に埋め
込みシリコン酸化物層（ＳｉＯ２　層）１２と表面の薄
いシリコン（Ｓｉ）単結晶層１４を形成する。

【０００５】次に、高温Ａｒ（アルゴン）ガス中で、熱
処理を行って、単結晶層１４の結晶性回復処理を行って
いる。この処理によって、単結晶層は、再結晶Ｓｉ層１
６となリ、ＳＯＩウエハを得ている（図２の（Ｂ））。

【０００６】次に、このＳＯＩウエハに、通常のＭＯＳ
ＦＥＴ形成技術を用いて、ゲート酸化膜１８、ゲート電
極２０の成膜、およびパターニングを行い、ソース２２
、ドレイン２４およびチャネル領域２６を得る（図２の
（Ｃ））。

【０００７】このようにして、得られたＳＯＩ構造ＭＯ
ＳＦＥＴは、埋め込みＳｉＯ２　層１２によって基板１
０のＳｉ領域から分離されていることから、ラッチアッ
プ等の問題が生ぜず、また、ソース・ドレインの接合容
量が極端に小さくなることで、高速性も得られるという
特色があるといわれている。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来方法では、基板１０に対して、１０１８ｃｍ−２
という極めて高いドーズ量の酸素イオン注入を行うこと
から、ＳＯＩウエハの損傷が大きく、この損傷をその後
のアニールで完全に回復させることは事実上困難であっ
た。このＳＯＩウエハの再結晶Ｓｉ層１６はＭＯＳＦＥ
Ｔのチャネルが形成される領域であり、このチャネル領
域の結晶欠陥はＦＥＴの相互コンダクタンス（駆動能力
に関係する。）の低下や長期信頼性の低下、リーク電流
の増大といった問題を生じさせるものであり、技術的に
満足出来るものは得られていなかった。

【０００９】また、上述した従来例とは異なり、ポリシ
リコン膜をレーザで結晶化させる等の方法で結晶回復を
図る方法も行われているが、その場合でも、単結晶への
再結晶化は事実上困難な問題を有している。

【００１０】この発明の目的は、ＳＯＩの単結晶Ｓｉ層
の結晶性の問題が生じない方法で、当該単結晶Ｓｉ層を
形成して、高信頼性と高性能とを有する半導体装置を製
造する方法を提供することにある。

【００１１】

【課題を解決するための手段】この目的の達成を図るた
め、この発明の方法によれば、シリコン（Ｓｉ）基板の
上面に形成した薄い板状凸部の一側面上にＳｉ酸化膜を
有し、相対向する他側面上にゲート酸化膜を有する構造
のＭＩＳＦＥＴ型半導体装置を製造するに当り、（ａ）
Ｓｉ基板に第１絶縁材料からなる第１マスクを用いて溝
を形成する工程と、（ｂ）この溝の埋め込み部分と、前
述のＳｉ基板の上面から実質的に垂直に突出する突出部
分とを有する島状ＳｉＯ２　領域を形成する工程と、（
ｃ）この島状ＳｉＯ２　領域の突出部分の両側の主壁面
上に第２絶縁材料からなるサイドウオールを形成する工
程と、（ｄ）前述の島状ＳｉＯ２　領域およびサイドウ
オールを第２マスクとして前述のＳｉ基板の上面からそ
の厚みの一部分に亘る深さにまでエッチングを行って前
述の板状凸部を形成する工程とを含むことを特徴とする
。

【００１２】

【作用】上述したこの発明の構成によれば、Ｓｉ基板に
設けた溝に、この基板の上面から垂直に突出する突出部
分を有する島状ＳｉＯ２　領域を形成し、その突出部分
の相対向する主壁面にサイドウオールを設け、このサイ
ドウオールと島状ＳｉＯ２　領域とをマスクとして基板
に対し、異方性エッチングを行う。そのため、ＳＯＩウ
エハの、半導体装置の能動領域を構成するＳｉ単結晶層
を、従来のホトリソグラフィー技術とは異なる方法で、
Ｓｉ基板からセルフアライン的に、直接、形成出来るの
で、その層厚は、サイドウオールの幅で制御出来ると共
に、ここでＳｉ単結晶の結晶欠陥等の問題が発生する恐
れはない。

【００１３】従って、このＳｉ単結晶を利用して、ＳＯ
Ｉ構造のＭＩＳ型半導体装置を、簡易な工程で、制御性
良く、しかも、高集積度で製作出来る。

【００１４】

【実施例】以下、図を参照して、この発明の実施例につ
き説明する。

【００１５】なお、図は、この発明を理解出来る程度に
各構成成分の形状、大きさおよび配置関係を概略的に示
してあるにすぎない。また、以下に説明する数値的条件
は、単なる好適例であって、これらの値は、設計に応じ
て、適当な値を設定することが出来る。

【００１６】まず、図１を参照して、この発明のＳＯＩ
構造を利用したＭＩＳ型半導体装置製造方法、特に、こ
の発明に要旨である、ＳＯＩ構造の薄いＳｉ凸部を自己
整合的に形成する点を中心にして説明する。

【００１７】図１の（Ａ）〜（Ｄ）は、この発明の説明
に供する工程図で、各図は、主要工程段階で得らた構造
体を、ゲート電極を含む部分での断面で表わしてある。

【００１８】まず、この発明では、Ｓｉ基板５０に第１
絶縁材料からなる第１マスク５２を用いて溝５４を形成
する（図１の（Ａ））。

【００１９】次に、この溝５４を埋め込む埋め込み部分
５６ａと、Ｓｉ基板５０の上面から実質的に垂直に突出
する突出部分５６ｂとを有する島状ＳｉＯ２領域５６を
形成する（図１の（Ｂ））。

【００２０】次に、この島状ＳｉＯ２　領域５６の突出
部分５６ｂの両側の主壁面５８ａおよび５８ｂ上に第２
絶縁材料からなるサイドウオール６０ａおよび６０ｂを
形成する（図１の（Ｃ））。

【００２１】次に、この島状ＳｉＯ２　領域５６および
サイドウオール６０ａおよび６０ｂ（代表して、６０で
示す場合がある。）を第２マスク６２としてＳｉ基板５
０の上面からその厚みの一部分に亘る深さにまでエッチ
ングを行って板状凸部６４（６４ａおよび６４ｂ）を形
成する（図１の（Ｃ））。

【００２２】次に、このようにして形成した、薄いＳｉ
凸部、従って、島状ＳｉＯ２　領域５６は絶縁膜であり
、また、板状凸部６４はＳｉ基板１０から直接形成され
たＳｉ単結晶層であるため、ＳＯＩ構造を構成している
。 従って、このＳＯＩ構造のＳｉ単結晶層６４を能動領域
として利用して、ＭＩＳ型半導体装置を構成出来る。

【００２３】そのため、板状凸部６４の、島状ＳｉＯ２
　領域側の側面６６ａとは反対側の他方の側面６６ｂに
ゲート酸化膜６８（６８ａおよび６８ｂ）を設け、さら
に、その上側にゲート電極７０（７０ａおよび７０ｂ）
設けた後、板状凸部６４にソース・ドレイン領域として
の不純物拡散層７２（７２ａおよび７２ｂ）を形成して
図１の（Ｄ）に示すような構造体のＭＩＳ型半導体装置
を得ることが出来る。なお、図１の（Ｄ）において、ゲ
ート電極７０とＳｉ基板５０との絶縁を取るため、適当
な第３絶縁膜７４を設けておく。

【００２４】＜具体的製造方法の説明＞次に、この発明
の具体的製造方法につき、図３〜図８までを参照して、
工程順に説明する。

【００２５】まず、基板としてＳｉ基板を５０を用意す
る（図３の（Ａ））。次に、この基板５０の上面に第１
絶縁膜１００を成膜する（図３の（Ｂ））。この第１絶
縁膜材料を、Ｓｉ基板５０および後工程で使用するＳｉ
Ｏ２　とはエッチングの選択性のある材料とするのが良
い。また、この実施例では、第１絶縁膜１００の材料を
Ｓｉ−Ｎ（シリコン窒化）物とする。そして、その膜厚
を次工程でのエッチングマスクとして用いることを考慮
して、０．３μｍ程度とするが良い。このＳｉ−Ｎ膜１
００を例えばＣＶＤ法で成膜する。

【００２６】次に、従来周知のホトリソ・エッチング技
術を用いてＳｉ−Ｎ膜１００をパターニングして第１マ
スク５２を形成し、その後、この第１マスク５２を用い
て基板５０に溝５４を形成する（図３の（Ｃ））。なお
、この溝５４の深さは、最終的にＭＯＳＦＥＴのゲート
幅方向の長さを決定する基準の寸法となるから、作り込
む素子の設計寸法に従って、適当に定めるのが良い。 通常は、１〜５μｍ程度とする。この深さの制御は、エ
ッチング時間を制御することにより、正確に制御出来る
。

【００２７】次に、島状ＳｉＯ２　領域５６を形成する
（図５の（Ａ））。そのため、まず、Ｓｉ基板５０の上
側全面に、この溝５４を埋め込むと共に、Ｓｉ−Ｎ膜の
第１マスク５２の上側を被覆するように、ＳｉＯ２　膜
１０４を成膜する（図４の（Ａ））。

【００２８】次に、このＳｉＯ２　膜１０４の表面が通
常は平坦面となっていないため、この表面上に、表面の
平坦化が容易な適当なレジスト層１０６を堆積させて、
表面平坦化処理を行って図４の（Ｂ）に示すような構造
体を得る。このとき、当然ながら、レジスト層の材料と
しては、ＳｉＯ２　とエッチング速度が等しい材料を選
定する。

【００２９】次に、このレジスト層１０６の表面から基
板側へとエッチバックを行って、ＳｉＯ２　膜１０４を
、Ｓｉ−Ｎ膜である第１マスク５２をエッチングストッ
パとして用いて、その表面まで除去する。このようにし
て得られて構造体を図４の（Ｃ）に示す。このエッチバ
ックは、例えば、ドライエッチングで行えば良い。

【００３０】次に、第１マスクであるＳｉ−Ｎ膜５２の
みを例えばウエットエッチングで除去して島状ＳｉＯ２
　領域５６を形成し、図５の（Ａ）に示すような構造体
を得る。この島状ＳｉＯ２　領域５６は、基板５０に形
成した溝５４に埋め込まれた部分５６ａと、この基板５
０の上面から突出している突出部分５６ｂとを有してい
る。

【００３１】次に、この島状ＳｉＯ２　領域５６の突出
部分５６ｂの両側の主壁面５８ａおよび５８ｂ上にサイ
ドウオール６０ａおよび６０ｂ（総称して６０で示す。 ）を形成する（図５の（Ｃ））。

【００３２】そのため、まず、島状ＳｉＯ２　領域５６
を含む基板５０の上側全面に第２絶縁膜を成膜する（図
５の（Ｂ））。この第２絶縁膜１１０の材料としては、
基板５０のＳｉとエッチレートの異なる、すなわち、こ
れらとはエッチングの選択性のある材料を用いる。この
実施例では、この材料として、ＳｉＯ２　を用いるのが
好適であるが、Ｓｉ−Ｎ物であっても良い。このＳｉＯ
２　膜１１０を、例えば、ＣＶＤ法で堆積させる。また
、この膜１１０の膜厚は、次工程で形成するサイドウオ
ールの幅ｔ、すなわち、島状ＳｉＯ２　領域５６の主壁
面５８ａおよび５８ｂから離れる方向にサイドウオール
が接する基板面上の距離をどのような値に設定するかに
依存する。このサイドウオールの幅が、能動領域が形成
される、ＳＯＩ構造のＳｉ層の厚みとなる。好ましくは
、このサイドウオール６０の幅を０．０５〜０．２μｍ
程度とするのが良いが、この幅は設計に応じて任意適当
に変えることが出来る。そして、この幅は、堆積させた
第２絶縁膜の厚みと、サイドウオールエッチングの際の
エッチング条件によって容易に制御出来る。

【００３３】次に、第２絶縁膜であるＳｉＯ２　膜１１
０に対して、基板上面に対して垂直な方向から、異方性
エッチングを行なってサイドウオール６０（６０ａおよ
び６０ｂ）を形成する（図５の（Ｃ））。このときのエ
ッチングをＲＩＥ法で基板５０のＳｉをエッチングスト
ッパとして用いて行うのが良い。

【００３４】次に、このサイドウオール６０と、島状Ｓ
ｉＯ２　領域５６とを第２マスク６２として用いて、エ
ッチングを行って薄い板状のＳｉの凸部を形成し、図６
に示すような構造体を得る。このエッチングは、エッチ
ング時間を制御することによって、作り込まれるべきＦ
ＥＴのゲート長方向に対応する、基板面よりのエッチン
グの深さを正確に制御することが出来る。この実施例で
は、この深さを例えば、溝５４の底の深さ、従って、１
〜５μｍ程度とするのが良い。また、このＳｉ凸部６４
の幅は、上述したサイドウオール６０の幅ｔと実質的に
等しい。

【００３５】上述した各工程を経て、この発明の目的で
ある、ＳＯＩ構造のＳｉ単結晶層を薄い板状凸部６４と
して、Ｓｉ基板５０から、直接、形成することが出来る
。

【００３６】＜ＭＩＳＦＥＴの作り込みの実施例の説明
＞次に、このようにして形成したＳｉ単結晶層６４を用
いてＭＩＳＦＥＴを形成する例につき説明する。

【００３７】このＦＥＴは、シリコン（Ｓｉ）基板５０
の上面に形成した薄い板状凸部６４の一側面上にＳｉ酸
化膜５６を有し、相対向する他側面上にゲート酸化膜を
有する構造のＭＩＳＦＥＴ型半導体装置である。

【００３８】以下、通常のＭＯＳＦＥＴ形成と同様のセ
ルフアライン法によってＳＯＩ上にＭＯＳＦＥＴを形成
する。

【００３９】まず、図６に示す構造体の上側全面に例え
ばＣＶＤ法によって、第３の絶縁材料を用いて絶縁膜を
成膜した後、エッチバックを行って、上述した板状凸部
６４の基板面側の下部の、Ｓｉ基板５０の上面に、薄い
第３絶縁膜７４を形成する。このエッチバックは、既に
図４の（Ａ）〜（Ｃ）において説明したと同様な手法を
用いて、行う。この第３絶縁膜材料として、エッチング
の際、ＳｉＯ２　およびＳｉと選択比のとれる材料を用
いれば良い。この実施例では、この材料として、例えば
、シリコン窒化（Ｓｉ−Ｎ）物を用いるのが好適である
。 この実施例では、このＳｉ−Ｎ膜７４の膜厚を、後工程
で行なわれる不純物拡散層の形成のためのイオン注入で
Ｓｉ基板５０が損傷を受けないような膜厚、例えば０．
１μｍ程度に形成する。その結果、図７の（Ａ）に示す
ような構造体を得る。

【００４０】次に、この構造体に対して不活性ガス雰囲
気中で、適当な酸化温度で、熱酸化処理を行って、板状
Ｓｉ凸部６４の露出している側面に酸化膜６８ａおよび
６８ｂ（総称して６８で示す。）を形成する。この実施
例では、熱酸化温度と時間とを適当に制御して、５〜２
０ｎｍ程度の酸化膜１２０（１２０ａおよび１２０ｂ）
を形成する。その結果得られた構造体を図７の（Ｂ）に
示す。

【００４１】次に、リン（Ｐ）を１０２０ｃｍ−３程度
含有するｎ＋　ポリシリコン層１２２を図７の（Ｂ）の
構造体の上側全面に設ける。このポリシリコン（ポリＳ
ｉ）層１２２を通常のＣＶＤ法で成膜し、その膜厚を、
例えば、３０００Ａ°程度とする。なお、このポリＳｉ
層１２２の成膜方法および膜厚は、設計に応じて変える
ことが出来る。この結果得られた構造体を図８の（Ａ）
に示す。

【００４２】次に、従来周知のホトリソエッチング技術
を用いて、このポリシリコン層１２２と酸化膜１２０と
をパターンニングすることによって、ゲート電極７０（
７０ａおよび７０ｂ）とゲート酸化膜６８（６８ａおよ
び６８ｂ）を形成する。その結果得られた構造体を図８
の（Ｂ）に示す。なお、この酸化膜１２０は、エッチン
グせずに残存させておいて、その一部分をゲート酸化膜
として用いても良い。

【００４３】次に、図８の（Ｂ）の構造体の板状Ｓｉ凸
部６４に対して斜め上方から適当な角度、例えば、基板
面に対して４５度の入射角で不純物イオンの注入を行い
、しかる後、アニールを行って、この凸部６４の領域の
全部あるいは一部分をソース・ドレイン不純物拡散層７
２（７２ａおよび７２ｂ）に変え、ＭＯＳＦＥＴの主要
部を完成する（図８の（Ｃ））。このイオン注入は、同
一のイオンを用いて、回転させながら行っても良いし、
あるいは、板状Ｓｉ凸部６４ａおよび６４ｂに対して、
異なるイオンを注入するようにして、それぞれに反対導
電型のチャネルを形成するようにしても良い。

【００４４】その後、通常の技術を用いて、ソースおよ
びドレイン電極１３０（１３０ａおよび１３０ｂ）およ
び１３２（１３２ａおよび１３２ｂ）と所要の配線（図
示せず。）を形成する。このようにして得られたＭＯＳ
ＦＥＴの構造体の要部の外観を図９に概略的な斜視図と
して示してある。

【００４５】この発明は、上述した実施例に限定される
ものではなく、多くの変形および変更をなし得ること明
らかである。例えば、特に限定しなかった各種の条件は
、従来半導体技術分野で通常用いられている条件で実施
すれば良い。

【００４６】

【発明の効果】上述したこの発明によるＭＩＳ型半導体
装置の製造方法によれば、Ｓｉ基板に設けた溝を埋め込
みかつ基板から突出する絶縁層を設け、その突出部分の
主壁面にサイドウオールを設け、この絶縁層とサイドウ
オールとをマスクとして、直接、基板をエッチングする
ので、ＳＯＩ構造のＳｉ単結晶層を結晶欠陥を生じるこ
となく、かつ、自己整合的に形成できる。

【００４７】また、上述したこの発明の方法によれば、
従来方法のような、アライメント精度が問題となるホト
リソ工程を用いずに、サイドウオールの幅を調節するこ
とによって従来よりも、簡単かつ正確に、Ｓｉ単結晶層
の層厚を制御出来る。

【００４８】従って、この発明によって得られたＳＯＩ
構造を用いて半導体装置を構成すれば、従来よりも簡易
な工程で、制御性良く、しかも、高集積度でＭＩＳ型半
導体装置を製造することが出来る。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｄ）は、この発明のＭＩＳ型半導体
装置の製造方法の要旨の説明に供する製造工程図である
。

【図２】（Ａ）〜（Ｃ）は、従来のＭＩＳ型半導体装置
、特にＳＯＩトランジスタの構造および製法の説明に供
する工程図である。

【図３】（Ａ）〜（Ｃ）は、この発明のＭＩＳ型半導体
装置、特に、ＭＯＳＦＥＴの製造工程の一部分を示す工
程図である。

【図４】（Ａ）〜（Ｃ）は、図３の続きの工程図である
。

【図５】（Ａ）〜（Ｃ）は、図４の続きの工程図である
。

【図６】図５の続きの工程図である。

【図７】（Ａ）および（Ｂ）は、図６の続きの、ＭＯＳ
ＦＥＴの製造段階の工程図である。

【図８】（Ａ）〜（Ｃ）は、図７の続きの工程図である
。

【図９】図７の続きの工程で形成されたＭＯＳＦＥＴの
外観の概略的斜視図である。

【符号の説明】

５０：Ｓｉ基板 ５２：第１マスク ５４：溝 ５６（５６ａ，５６ｂ）：島状ＳｉＯ２　領域５８ａ，
５８ｂ：主壁面 ６０（６０ａ，６０ｂ）：サイドウオール６２：第２マ
スク ６４（６４ａ，６４ｂ）：板状凸部 ６６（６６ａ，６６ｂ）：（板状凸部の）側面６８（６
８ａ，６８ｂ）：ゲート酸化膜７０（７０ａ，７０ｂ）
：ゲート電極 ７２（７２ａ，７２ｂ）：不純物拡散層７４：第３絶縁
膜 １００：第１絶縁膜（例えば、Ｓｉ−Ｎ膜）１０４：Ｓ
ｉＯ２　膜 １０６：レジスト層 １１０：第２絶縁膜 １２０（１２０ａ，１２０ｂ）：酸化膜１２２：ｎ＋　
ポリＳｉ層

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　シリコン（Ｓｉ）基板の上面に形成し
   た薄い板状凸部の一側面上にＳｉ酸化膜を有し、相対向
   する他側面上にゲート酸化膜を有する構造のＭＩＳＦＥ
   Ｔ型半導体装置を製造するに当り、（ａ）Ｓｉ基板に第
   １絶縁材料からなる第１マスクを用いて溝を形成する工
   程と、（ｂ）該溝の埋め込み部分と、前記Ｓｉ基板の上
   面から実質的に垂直に突出する突出部分とを有する島状
   ＳｉＯ２領域を形成する工程と、（ｃ）該島状ＳｉＯ２
   　領域の突出部分の両側の主壁面上に第２絶縁材料から
   なるサイドウオールを形成する工程と、（ｄ）前記島状
   ＳｉＯ２　領域およびサイドウオールを第２マスクとし
   て前記Ｓｉ基板の上面からその厚みの一部分に亘る深さ
   にまでエッチングを行って前記板状凸部を形成する工程
   とを含むことを特徴とするＭＩＳ型半導体装置の製造方
   法。
2. 【請求項２】　　請求項１の方法において、前記（ａ）
   工程は、前記Ｓｉ基板の上面に前記第１絶縁膜を成膜し
   、ホトリソ・エッチング技術を用いて、該第１絶縁膜か
   ら前記第１マスクを形成し、その後、前記溝を形成する
   ことを特徴とする方法。
3. 【請求項３】　　請求項１に記載の方法において、前記
   （ｂ）工程は、前記溝を埋め込むと共に前記第１マスク
   を被覆するＳｉＯ２　膜を成膜する工程と、次に、エッ
   チバック技術を用いて前記ＳｉＯ２　膜を前記第１マス
   クの表面まで除去する工程と、次に、該第１マスクを除
   去して前記島状ＳｉＯ２　領域を形成する工程とを含む
   ことを特徴とする方法。
4. 【請求項４】　　請求項１に記載の方法において、前記
   （Ｃ）工程は、前記島状ＳｉＯ２　領域を含む前記基板
   の上側全面に第２絶縁膜を成膜する工程と、次に、前記
   第２絶縁膜に対して、基板上面に対して垂直な方向から
   、異方性エッチングを行なって前記サイドウオールを形
   成する工程とを含むことを特徴とする方法。
5. 【請求項５】　　請求項１に記載の方法において、前記
   第１絶縁材料をＳｉおよびＳｉＯ２　とはエッチングの
   選択性のある材料とすることを特徴とする方法。
6. 【請求項６】　　請求項５に記載の方法において、前記
   第１絶縁材料をＳｉ−Ｎ膜とすることを特徴とする方法
   。
7. 【請求項７】　　請求項１に記載の方法において、前記
   第２絶縁材料をＳｉとはエッチングの選択性のある材料
   とすることを特徴とする方法。
8. 【請求項８】　　請求項７に記載の方法において、前記
   第２絶縁材料をＳｉＯ２　とすることを特徴とする方法
   。