JPH0225073A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、溝掘りゲート構造を有するＭＯＳ・ＦＥＴ
型の半導体素子の製造方法に関するものである。

（従来の技術） ＭＯＳ型ＦＥＴ　！使用した集積回路の集積度向上及び
動作速度向上を図るため、ＭＯＳ型ＦＥＴのゲート長は
ますます短縮化されている。しかしＭＯＳ型ＦＥＴのゲ
ート長が短くなると短チヤネル効果の問題やバンチスル
ーの問題が出てくる。従ってゲート長を短縮化しようと
するＭＯＳ型ＦＥＴではこれらの問題を回避するためソ
ース及びトレインのそれぞれの接合深さ（ＸＪ）　！小
さくする必要がある。

接合深さ（×、）を極限まで即ぢＸｒ＝Ｏｕｍとするこ
とが可能なＭＯＳ型ＦＥＴとしでは例えば文献（ブ０シ
ーディンクス　オフ　８ｔｈ　　カンフ７レンス　オン
　ソリッドステート　デバイセス、　東京、１９７６（
Ｐｒｏｃｅｅｄｉｒ＋ｑｓ　　ｏｆ　　８ｔｈ　　Ｃｏ
ｎｆｅｒｅｎｃｅ　　ａｎＳｏｌｉｄ　５ｔａｔｅ　Ｄ
ｅｖｉｃｅｓ、Ｔｏｋｙｏ、１９７６）　ｆこ開示され
でいる溝掘りゲート構造を有するＭＯＳ４ＥＴ（Ｇｒｏ
ｏｖｅｄＧａｔｅ　ＭＯＳ−ＦＥＴ）がある。

第４図（Ａ）〜（Ｄ）は、この文献に開示された溝掘り
ゲート構造を有するＭＯＳ−ＦＥＴの製造方法の説明に
供する図であり、製造工程中の主な工程におけるトラン
ジスタを断面図を用いて示したちのである。以下、これ
ら図を参照して従来の製造方法につき説明する。

先ず、シリコン基板１１ヲ熱酸化しその表面に膜厚が約
３０００λのＳｉＯ２層１３８形成する０次いで、通常
のフォトリソエツチング技術を用いＳｉＯ２層１３の素
子形成領域に対応する領域に窓１５を開ける（第４図（
Ａ））。

次に、ＬＰＣＶＤ法ｔこよりシリコン基板１１上にソー
ス・トレイン領域形成用のポリシリコン層１７を膜厚が
約３５００λ程度となるように堆積させる（第４図（８
）　）　。

次に通常のフォトリソエツチング技術を用いこのポリシ
リコン層１７のゲート形成領域にこのシリコン層１７表
面からシリコン基板１１に至る溝を形成する。その後こ
の溝内に例えば膜厚２００人のゲート酸化膜１９を形成
し、さらにＬＰＣＶＤ法によりゲート電極となるポリシ
リコンを堆積させ、次いでこのポリシリコンを通常のフ
ォトエツチング技術でバターニングしでゲート電極２１
を得る（第４図（Ｃ））。

次に、イオンプランテーションによりポリシリコン層１
７中に不純物（Ａｓ、Ｐ、Ｂ等）を打込む。その後基板
を冨素雰囲気中で９００〜１０００℃程度の温度で適正
時間アニールしイオン注入された不純物を活性化すると
共に、ポリシリコン層１７中の不純物をシリコン基板１
１中へ固層拡散により拡散させてソース・トレイン接合
位置をゲート電極用の溝の底面の位置に合わせる。続い
て従来公知の製造工程に従い中間絶縁膜２３を堆積させ
次いでアルミニウムから成る配線２５を形成し溝掘りゲ
ート構造を有するＭＯＳ−ＦＥＴを製造していた。

（発明が解決しようとする課題） しかしながら、従来の溝掘りゲートタイプＭＯＳ・ＦＥ
Ｔは、溝掘りゲート側Ｖ部分がゲート酸化膜という薄い
ＳｉＯ２膜を介してソース・トレイン領域と結合する構
造となる。従ってゲートとソース・トレイン領域との重
なり容量が大きいＭＯＳ−ＦＥＴとならざるを得ないと
いう問題点があった。この重なり容量は回路動作上ミラ
ー容量として働くため、閘０３−ＦＥＴの過渡応答特性
を著しく悪化させることになる。これがため、従来のＭ
ＯＳ−ＦＥＴは、高速動作特性のＭＯＳ−ＦＥＴとして
は必ずしも満足のゆくものではなかった。

この発明はこのような点に鑑みなされたものであり、従
ってこの発明の目的は上述した問題点を解決し、高速動
作が可能なＭＯＳ−ＦＥＴを製造出来る方法を提供する
ことにある。

（課題を解決するための手段） この目的の達成を図るため、この発明によれば、溝掘り
ゲート構造を有するＭＯＳ−ＦＥＴ型の半導体素子を製
造するに当たり、 絶縁膜をマスクとし異方性エツチングによりシリコン下
地に第一の溝を形成する工程と、熱酸化法によりこの第
一の溝内に第一の酸化膜を形成する工程と、 異方性エツチングにより前述の第一の酸化膜の、前述の
第一の溝底にあたる部分を除去する工程と、 前述のシリコシ下地の、前述の第一酸化膜の第一溝底部
に当たる部分の除去により露出された部分に篤二の溝を
形成する工程と、 この第二の溝内に第二の酸化膜を形成する工程とを含む
ことを特徴とする。

この発明の実施に当たり、前述の絶縁膜の膜厚を第一の
溝形成後の第二の溝形成時にもマスクとしで残存するよ
うな膜厚とするのが好適である。

また、この発明の実施に当たり前述のシリコン下地の表
面部分に不純物をドーピングし、前述の第一の溝形成時
の異方性エツチングをこの不純物をドーピングした部分
のサイドエツチングが起こるような条件で行うのが好適
である。このようなエツチングは、例えば、シリコン下
地をシリコン基板と、このシリコン基板上に形成した不
純物ドープのポリシリコン層とで構成し、このシリコン
下地に第一の溝を形成する時の異方性エラチングラ０９
□／Ａｒ系ガスを用いて行うことで行える。

（作用） この発明の製造方法によれば、第一の酸化膜の第一の溝
の底部に当たる部分を除去したところに第二の溝を形成
しこの第二の溝に形成した第二の酸化膜をゲート酸化膜
とすることが出来る。従って第一の溝内の側壁の熱酸化
膜の膜厚は、ゲート酸化膜の膜厚を気づかうことなく、
厚い膜厚に形成出来ることになりこの結果第一の溝の側
壁部分の容態の低減が図れる。

ざらにこの発明の製造方法によれば、第二の溝部分にお
いてゲート酸化膜を介しゲートとソース・ドレインとが
対向するので、ゲートとソース・トレインとの間にオフ
セット領域が出来ることがない。従って相互コンダクタ
ンス（９，、、）を低下させることがない。

また、第一の溝及び第二の溝の形成用のマスクを共通な
絶縁膜で構成しているから、マスク形成工程が簡略化出
来る。

また、シリコン下地を不純物ドープのポリシリコン層を
含むものとし異方性エツチングのガスをＣ込。／Ａｒ系
ガスとすると、ポリシリコン層がマスクエツジから後退
するようにサイドエツチングされる。このため、その後
ポリシリコン層を熱酸化したとき形成された酸化膜をこ
のマスクで覆うことが出来る（詳細は後述する。）。

（実施例） 以下、図面１Ｆｒ９照しまたＮチャネルの溝掘りゲート
型ＭＯ３−ＦＥＴの例によりこの発明の半導体素子の製
造方法の実施例の説明を行う、なお、以下の説明中で述
べる数値的条件等は単なる例示にすぎず、半導体素子の
設計に応じて変更されるものであることは理解されたい
。また以下の説明に用いる各図はこの発明が理解出来る
程度に概略的に示しであるにすぎず、従って　この発明
がこの図示例にのみ限定されるものでないことは理解さ
れたい。なお説明に用いる各図において同様な構成成分
については同一の符号を付しで示しである。

第ｆ虹土 先ず、この発明の製造方法の第一実施例につき説明する
。第１図（Ａ）〜（Ｇ）は、第−実施例の説明に供する
図であり、製造工程中の主な工程におけるトランジスタ
を断面図を用いて示したものである。

先ず、Ｐ型シリコン基板３１ヲ熱酸化しその表面に膜厚
が約３０００人のＳｉＯ□層３３層形３する。次いで通
常のフォトリソエツチング技術を用い５ｉ０２層３３の
素子形成領域に対応する領域に窓３５を開ける。

次いで例えばＬＰＣＶＤ法によりシリコン基板３１上に
ソース・トレイン領域形成用のポリシリコン層３７を膜
厚が約３００ｏλ程度となるように堆積させる。

この第−実施例ではシリコン基板３１と、ポリシリコン
層３７とでシリコン下地を構成することになる０次いで
、第−及び第二溝を形成するためのマスク用絶縁膜とし
てこの場合ＮＳＣ（Ｎｏｎ　ＤｏｐｅｄＳｉｌｉｃａｔ
ｅ　Ｇｌａｓｓ）３９Ｇ、ＣＶＤ法によりポリシリコン
層３７上に膜厚が約５０００大となるように堆積させる
（第１図（Ａ）　）　。

次に、ゲート電極用の溝の一部になる第一の溝４１ヲ形
成するため、通常のフォトリン技術及びＲＩＥ　（Ｒｅ
ａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｒ＋ｑ）技術を用、
い、Ｎ５Ｇ３９、ポリシリコン層３７及びシリコン基板
３１の所定領域を除去する。具体的には、この実施例の
場合、レジストパターンをマスクにＮ５Ｇ３９８先ずバ
ターニングし、このレジストマスクを除去した後バター
ニング済みのＮ５Ｇ３９ａ！マスクにポリシリコン層３
７と、シリコン基板３１の一部とを除去し第一の溝４１
を得る（第１図（Ｂ））。

次にアッシャ−と、硫酸・過酸化水素水混合液による洗
浄とを行い第一の溝形成のエツチング時の汚染を洗浄し
た後、熱酸化により第一の溝４１内に膜厚が２０００人
程度の第一の酸化膜４３を形成する。なおシリコン下地
を熱酸化しで得た酸化膜の膜厚の半分に相当する部分は
、シリコン下地側にもぐりこんで形成される。即ち、膜
厚が２０００人である第一の酸化ＩＭ４３のうちの膜厚
１０００人（こ相当する部分は、第１図（Ｃ）中Ｐ、Ｑ
で示した基準線（ＮＳＧマスク３９ａのエツジの位置に
引いた線）より外側（０，で示す側）にもぐり込んで形
成され残りの１０００人の部分は基準線の内側（■。で
示す側）に形成されるよう（こなる。

次に、異方性エツチングにより第一の酸化膜４３の第一
の溝４１の底にあたる部分を除去する。この実施例では
ＲＩＥにより行う、ここで第一酸化膜４３の第一の溝４
１の底に当たる部分をエツチングする際にはＮＳＧマス
ク３９ａも共にエツチングされるから、ＮＳＧマスク３
９ａの膜厚は約３０００人まで減る。

さらに詳細に観察すると、第一酸化膜４３の基準線より
内側に形成された部分４３ａも２０００λの膜厚分だけ
エツチングされている（第１図ＣＤ））。

次に、シリコン下地の前記異方性エツチングにより露出
された部分、この実施例ではシリコン基板３１の上述の
ＲＩＥにより露出された部分に第二の溝４５ヲ形成する
ことを行う、この第二の溝４５の形成をこの実施例の場
合は、第一酸化膜４３の第一溝４１の底部分の除去のＲ
ＴＥを引き続いて実施することで行う、そしてシリコン
基板３１を約１５００大工・シチングした（第１図（Ｅ
））。

次にＲＩＥのダメージを除去するため、１！牲酸化によ
り膜厚が２００λ程度のｍ牲酸化膜（図示せず）を形成
し、次いでこの犠牲酸化膜を公知の方法で除去し、その
後洗浄を行う。

次に、第二の溝４５内にゲート酸化膜としての第二の酸
化膜４７を例えば熱酸化法等の従来公知の方法（こより
例えば膜厚２００λ程度に形成する。次いでゲート電極
となる例えばポリシリコン４９ヲＬＰＣＶＤ法により堆
積し、ざらにこのポリシリコン４９に通常の方法（こよ
り不純物例えばリンを拡散させた復、このポリシリコン
を通常のフォトエツチング技術を用いゲート電極形状に
パターニングする０次いで、ＮＳＧマスク３９ａの不用
部分を除去しポリシリコンＮｌ３７のソース・ドレイン
領域となる部分ヲ露出しこの状態でポリシリコン層３７
０表面を薄く酸化し例えば膜厚２００λ程度の酸化膜を
形成する。次いで、イオンプランテーションによりこの
酸化膜を介しソース・トレイン領域形成のための不純物
、例えばＡｓ（砒素）とかＰ　（リン）をポリシリコン
層３７に導入する（第１図（Ｆ））。

次に、従来公知の方法により中間絶縁膜５１を形成しこ
の中間絶縁膜５１にコンタクトホールを開け、次いで、
アルミニウム等を用い配線５３を形成する。ここで、ソ
ース・トレイン領域形成のための不純物導入後の工程で
の種々の高温処理により、ポリシリコン層３７中の不純
物はシリコン基板３１側に固相拡散する。そしてこの熱
処理温度、熱処理時間を調整することによってソースの
接合位ｊｉ３７ａ、ドレインの接合位置３７ｂそれぞれ
を、ゲート電極の作り込まれた溝−の底面の位置この場
合第二の溝４５の底面の位１１４５ａに合わせることが
出来、よって接合深さ（Ｘｐ）　＝　Ｏｕ　ｍを実現す
ることが出来る（第１図（Ｇ））。

ざらにこの発明によれば、第１図ＣＧ）に示す如く、第
二の溝４５によりシリコン基板３１ヲ浅くエツチングし
であるため、固相拡散の際不純物がシリコン基板３１の
第一の酸化膜４３の下側部分に（図中５５″Ｃ−示す部
分）に回り込むようになる。この結果接合深さ（ＸＪ）
ユＯｕｍを実現してもゲートのエツジ４９ａと、ソース
の接合との間、及びゲートのエツジ４９ａと、トレイン
の接合との間にオフセット領域が出来るようなことがな
い。

第４例 次に、この発明の製造方法の第二実施例につき説明する
。第一実施例では、第１図（Ｄ）に示したように、第一
の酸化膜４３の基準線より内側の一部分４３ａが除去さ
れ第一酸化膜４３がこの部分で薄くなってしまうにの第
：実施例ではこのことを改善する。第２図（Ａ）〜（Ｄ
）は、第二実施例の要部の説明に供する図であり、製造
工程中の主な工程におけるトランジスタを断面図を用い
て示したものである。

シリコン基板３１上に５ｉ０２層３３を形成しこの５ｉ
ｎ２層３３に窓３５を開はポリシリコン層３７を堆積さ
せるところまでは、第一実施例同様に行う。

次に、この第二実施例では、ポリシリコン層３７にソー
ス・トレイン層形成のための不純物を導入する。この実
施例では不純物導入をイオンプランテーションによりＡ
ｓ（砒素）をドーズ量２　Ｘ　１０１”／ｃｍ３の条件
で打込むことで行う０次いで、Ｎ５Ｇ（Ｎｏｎ　Ｄｏｐ
ｅｄ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）！第一実施例同
様堆積させた猪、この第二実施例ではポリシリコン層３
７に導入した不純物をこのポリシリコン層３７中に拡散
させることを行う、なお、この拡散条件は、ポリシリコ
ン層３７中のみに不純物が拡散しシリコン基板側への固
相拡散は極力抑えることが出来るようなものとする。こ
の実施例では、温度を８５０°Ｃ程度とし、処理時間を
３０分程度とした条件でこの拡散を行った（第２図（８
））。

次に、第一の溝４１を形成するため、レジストパターン
をマスクにＮ５Ｇ３９の不用部分をエツチングし、次い
で、バターニング済みのＮＳＧ　３１マスクにポリシリ
コン層Ｊ７と、シリコン基板３１の一部をエツチングす
る。この第二実施例ではこのときのポリシリコン層３７
及びシリコン基板３１のエツチングをエツチングガスを
Ｃ（ｈ／Ａｒ系ガスとした異方性エツチングで行う、こ
のようにＣＱ２／Ａｒ系ガスを用いＲＩＥを行うと第２
図（Ｃ）に示す如く不純物をドープしたポリシリコン層
３７のみがＮＳＧマスク３９ａのエツジ部から後退した
形状にエツチング（サイドエツチング）されるようにな
る、なおＣ１ｈ／Ａｒ系ガスを用いＲＩＥを行った場合
にこのようなエツチングが可能であることについては、
例えば文献（ソリッドステート　サイエンス　アンド　
テクノ０ジー（ＳＯＬＩＤ−ＳＴＡＴＥＳＣＩＥＮＣＥ
　ＡＮＤ　ＴＥＣ）ＩＮＯＬＯＧＹ）工（７）　（１９
８３）　ｐｐ。

１５９２〜＋　５９７）に開示されている。

次に、熱酸化により第一の溝４１内に第一の酸化膜４３
ヲ形成する。この熱酸化ヲ８００〜９００℃という低温
で行うと、不純物がドープされでいるポリシリコン層３
７のほうがシリコン基板３１より酸化され、ポリシリコ
ン層３７の部分の酸化膜を厚くすることが出来る。また
ポリシリコン層３７への不純物のドープ量及びＣｕ２／
Ａｒ系ガスを用いてのＲＩＥ時のエツチング量を適正な
ものとすれば、第一の酸化膜４３の第一の溝４１の側壁
にあたる部分を、基準線Ｐ、Ｑよつ内側（Ｉ、側）に即
ち、ＮＳＧマスク３９ａのエツジからはみ出すことがな
いようにすることが出来る。

その猪は、第１図（Ｄ）〜（Ｇ）を用いで説明した第一
実施例と同様な方法で第一酸化膜の第−溝の底部分の除
去や第二の溝４５の形成等を順次に行い、溝掘り型ゲー
トを有するＭＯＳ−ＦＥＴを得る。

蓋、１！倒 次にこの発明の製造方法の第三実施例につき説明する。

この第三実施例はポリシリコン層を堆積させることは行
わず、シリコン下地をシリコン基板３１のみで構成した
例である。第３図は、第三実施例の要部の工程を示した
図であり、トランジスタの断面を用いて示しでいる。こ
の図からも理解できるように第三実施例の方法では、シ
リコン下地３１に第一の溝４１を形成しこの溝内に第一
の酸化膜４３を形成し、その後第二の溝４５を形成する
。なおソース・トレイン層形成のための不純物導入及び
不純物拡散は、第−及び第二の溝を形成する前又は後の
どちらかの時に行えば良いがどちらで行うかは半導体素
子の設計に応じて決定することになる。

なお、上述した各実施例はＰチャネルのＭＯＳ・ＦＥＴ
にも応用することが出来る。

また、第−及び第二実施例では溝形成のためのマスクと
なる絶Ｒ膜！　ＮＳＧを以って構成しているが、この絶
縁膜はＮＳＣに限るものではなく他の好適なものとする
ことが出来る。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
素子の製造方法によれば、第一の酸化膜の第一の溝の底
部に当たる部分を除去したところに第二の溝を形成しこ
の第二の溝に形成した第二の酸化膜をゲート酸化膜とす
るので、第一の溝の側壁の熱酸化膜の膜厚を、ゲート酸
化膜の膜厚を気づかうことなく、非常に厚く出来る。従
ってこの部分の容量が低下するので、ゲートとソース・
ドレインとの重なり容ｊｌを従来に比し大幅に低減出来
る。

また、この発明の製造方法においては第一の溝の形成を
異方性エツチングで行う、ここで異方性エツチングにお
いて垂直（こ溝形成が出来るように異方性を大きくした
エツチングを行うと溝底部のコーナ部にサブトレンチと
称されるくぼみが発生し易い。しかし、この発明の製造
方法ではサブトレンチが出来たとしてもこの部分は第一
の酸化膜になってしまうためデバイスの特性に影響を及
ぼさないから、異方性を大きくした条件で工・νチング
を行っても良いことが分る。また、第二の溝の形成時は
その溝の深さが非常に浅いためサブトレンチが発生した
としても非常に小さいものであるから、デバイスの特性
には重大な影響を与えることはない。

また、上述のよう（こ異方性を大きくした異方性エツチ
ングにより第一の溝及び第二の溝を形成し、かつ熱酸化
により第一の酸化膜及び第二の酸化膜を形成出来るので
、ゲート長の制御性が良好になる。異方性が大きいエツ
チング条件のほうが精度の良い溝となるのは当然である
のでその説明は省略し、熱酸化膜について説明すれば以
下の通りである。酸化膜を形成する方法としてＣｖＤ法
ｆこよってＮＳＧ　ｌｒ堆積させることも考えられるが
、現在の技術レベルではＮＳＧを堆積させた酸化膜より
熱酸化膜のほうがウェハー内及び多数のウェハー周での
膜厚制御性は良好である。具体的数値で説明すれば、現
在ＮＳＧでは膜厚のバラツキが５％程度以上あるが、熱
酸化では膜厚バラツキが５％以内になる。従って、第１
図（Ｃ）に示した第一の溝の幅と、この溝二の溝内に形
成された第一酸化膜の厚さでゲート長が決定されること
を考えると、熱酸化によって第一の酸化膜を形成するこ
とが非常に重要なことが分る。

ざらにこの発明の製造方法（こよれば、第二の溝部分に
おいてゲート酸化膜を介しゲートとソース・トレインと
が対向するので、ゲートとソース・ドレインとの間にオ
フセット領域が出来ることがない、従って相互コンダク
タンス（９□）を低下させることがないので高速動作の
指標となる連断周波数が低下することもない。

また、シリコン下地がポリシリコン層を含む場合にこの
ポリシリコン層に予め不純物をドープしておくと熱処理
時にこのポリシリコン層の酸化が促進される。このため
ゲート溝の側壁の酸化膜の膜厚を厚くすることが出来、
よって、重なり容量をさらに低減することが出来る。

これがため、高速動作が可能なＭＯＳ−ＦＥＴを製造出
来る。

【図面の簡単な説明】

第１図（Ａ）〜（Ｇ）は、この発明の半導体素子の製造
方法の第一実施例の説明に供する図であり、製造工程中
の主な工程におけるトランジスタを断面図を用いて示し
た図、 第２図（Ａ）〜（Ｄ）は、この発明の半導体素子の製造
方法の第三実施例の要部の説明に供する図であり、製造
工程中の主な工程におけるトランジスタを断面図を用い
て示した図、 第３図は、この発明の半導体素子の製造方法の第三実施
例の要部の説明に供する図、 第４図（Ａ）〜（Ｄ）は、従来技術の説明に供する図で
ある。 ３　＋−・・シリコン基板、　　３３・・・８１０２層
３５−・・窓、　　　　　　　３７・・・ポリシリコン
層３９・Ｎ５Ｇ（Ｎｏｎ　Ｄｏｐｅｄ　５ｉｌｉｃａｔ
ｅ　ＧＬａｓｓ）３９ａ　＝−ＮＳＧマスク、　　４１
−・・第一の溝４３・・・第一の酸化膜、　　４５・・
・第二の溝４７・・・第二の酸化膜（ゲート酸化膜）４
９・・・ゲート電極、　　　５１・・・中間絶縁膜５３
・・・配線。 特許出願人　　　沖電気工業株式会社 第−実施例の説明１に供する図 第 図 第 図 （Ｇ） 第二実施例の要部の説明に供する図 第２ 図 第二実施例の要部の説明（こ供する図 第２ 図 （［）） 第二実施例の要部の説明に供する図 第３ 図

Claims (4)

【特許請求の範囲】
1. （１）溝掘りゲート構造を有するＭＯＳ・ＦＥＴ型の半
   導体素子を製造するに当たり、 絶縁膜をマスクとし異方性エッチングによりシリコン下
   地に第一の溝を形成する工程と、 熱酸化法により前記第一の溝内に第一の酸化膜を形成す
   る工程と、 異方性エッチングにより前記第一の酸化膜の、前記第一
   の溝底にあたる部分を除去する工程と、前記シリコン下
   地の前記第一酸化膜の除去により露出された部分に第二
   の溝を形成する工程と、該第二の溝内に第二の酸化膜を
   形成する工程とを含むことを特徴とする半導体素子の製
   造方法。
2. （２）前記絶縁膜の膜厚を第一の溝形成後の第二の溝形
   成時にもマスクとして残存するような膜厚とする請求項
   １に記載の半導体素子の製造方法。
3. （３）前記シリコン下地の表面部分に不純物をドーピン
   グし、前記第一の溝形成時の前記異方性エッチングを該
   不純物をドーピングした部分のサイドエッチングが起こ
   る条件で行う請求項１に記載の半導体素子の製造方法。
4. （４）前記シリコン下地をシリコン基板と、該シリコン
   基板上に形成した不純物ドープのポリシリコン層とで構
   成し、前記第一の溝形成時の前記異方性エッチングをＣ
   ｌ＿２／Ａｒ系ガスを用いて行う請求項３に記載の半導
   体素子の製造方法。