JP4655351B2 - トレンチ型半導体装置の製造方法 - Google Patents
トレンチ型半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4655351B2 JP4655351B2 JP2000334295A JP2000334295A JP4655351B2 JP 4655351 B2 JP4655351 B2 JP 4655351B2 JP 2000334295 A JP2000334295 A JP 2000334295A JP 2000334295 A JP2000334295 A JP 2000334295A JP 4655351 B2 JP4655351 B2 JP 4655351B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- oxide film
- semiconductor device
- insulating film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 4
- 238000005530 etching Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 15
- 230000015556 catabolic process Effects 0.000 claims description 14
- 239000002344 surface layer Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000011109 contamination Methods 0.000 description 15
- 229910001385 heavy metal Inorganic materials 0.000 description 15
- 239000010410 layer Substances 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- 239000007853 buffer solution Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66696—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the source electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体基板上にトレンチを形成し、そのトレンチ内壁に沿って電流経路を配設したトレンチ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図２は従来の横型ＭＩＳＦＥＴの一例の断面図である。
ｐ- 基板1 の表面層にｐべ−ス領域12とｎ+ ドレイン領域15が配設されている。そしてこのＭＩＳＦＥＴでは、ｐべ−ス領域12とｎ+ ドレイン領域15との間に、ｎ- 拡張ドレイン14を配設することにより、ｎ+ ソース領域13とｎ+ ドレイン領域15間の電界を緩和し、高耐圧化を図っている。
【０００３】
横型ＭＩＳＦＥＴでは一般的に、図２に示すように、ソース領域（領域長L1）、チヤネル領域（領域長L2）、拡張ドレイン領域（領域長L3）、ドレイン領域（領域長L4）によって構成され、デバイスピッチはL1＋L2＋L3＋L4の総和によって決まる。デバイスピッチが小さい程、デバイスの集積度が上がり、オン抵抗を低下させることができる。しかしながら、耐圧は拡張ドレイン領域（領域長L3）によって決まり、L3が長い程高耐圧となる為、耐圧と集積度がトレードオフの関係にあった。
【０００４】
そこで、拡張ドレイン領域をトレンチ内に形成することにより、高集積度と高耐圧を同時に可能とする、Trench Lateral Power MISFET （以下ＴＬＰＭと記す）が提案されている。
図３はＴＬＰＭの一例の断面図である。
ｎ+ ドレイン領域215 はｐ- 基板201 の表面層に配設されているが、ｐべ−ス領域212 とｎ+ ソース領域213 とは、ｐ- 基板201 の表面から掘り下げられたトレンチ205 の底部に形成されている。そしてこのＴＬＰＭでは、電界を緩和する高抵抗ｎ- 拡張ドレイン214 がトレンチ204 の側壁に沿って設けられている。221 はｎ+ ソース領域213 とソース電極218 とを接続するソース導体である。トレンチ204 、205 内にはゲート電極217 とｎ- 拡張ドレイン214 との間のキャパシタンスＣg を低減するための厚い酸化膜220 が形成されている。
【０００５】
ＴＬＰＭはトレンチ205 底部に位置するソース電極218 のコンタクトホールをセルフアラインで形成することができる為、デバイスピッチを極めて小さくすることができる。実際に耐圧８０V、４μmピッチ、オン抵抗０．８m Ω・cm2 程度のＴＬＰＭが製造されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、製造した一部のチップにおいてリーク電流が増大する経時変化が見受けられた。その原因を調査したところ、厚い酸化膜220が重金属に汚染されていたことが明らかになった。
図４(a) 〜（e）は従来のＴＬＰＭの製造方法のうち、厚い酸化膜220の製造工程部分の工程順の断面図である。以下この図に従って従来の製造方法および重金属汚染の機構を説明する。
【０００７】
先ず、基板201上にマスク酸化膜202を選択的に形成する［図４(a) ］。
次に酸化膜202をマスクとしてドライエッチングによって第１トレンチ204 を形成する［同図(b) ］。この時、マスク酸化膜202上面に重金属汚染層210が形成されてしまう。汚染の原因はドライエッチング時にチャンバー内壁から生ずる金属のコンタミネーションであると考えられる。
トレンチエッチング後の３枚のウェハの５点について、重金属汚染層210中の汚染量を蛍光線分析法を用いて測定した結果を表1に示す。
【０００８】
【表１】
トレンチエッチング後のマスク酸化膜の重金属汚染量
トレンチエッチング後のウェハ表面には、どのウェハのどの点でも、鉄（Fe）汚染量が１０11［atoms／cm2］台になっていることが分かる。
重金属汚染層210の上にＣＶＤ酸化膜（以下ＨＴＯ膜と記す）203を形成［同図(c) ］した後、ＨＴＯ膜203のエツチバックを行う［同図(d) ］。トレンチの側面に残ったＨＴＯ膜203が厚い酸化膜220となる。
【０００９】
次に前記エツチバックされたＨＴＯ膜203をマスクとして第２トレンチ205 を形成する［同図(e) ］。
その後、ゲート酸化膜216、ゲート電極217を形成する。
このような製造方法では、第２トレンチ205 の下部がチャネル部分となる為、チャネル部付近中のゲート酸化膜216に重金属汚染層210からの重金属が拡散した場合、ゲート部のリーク等の不都合が起こると判明した。
【００１０】
本発明は、上述の様な問題点を解決する為になされたものであり、その目的は十分な耐圧を得ると共に、オン抵抗を低減し、且つリーク電流を低減した半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため本発明は、第一導電型の半導体基板表面から絶縁膜をマスクとしてエッチングをおこないトレンチを形成する工程と、前記絶縁膜の表面層を除去する工程と、前記絶縁膜および前記半導体基板表面を覆うようにＣＶＤ酸化膜を堆積し、異方性エッチングによりトレンチ底面を露出させる工程と、トレンチ内部にゲート酸化膜を形成する工程と、トレンチ底面および側壁の一部にゲート電極を形成する工程とをこの順に有するトレンチ型半導体装置の製造方法において、半導体装置の耐圧をＢＶ（V）とするとき、前記トレンチを形成する前の前記絶縁膜の厚さを、５×ＢＶ＋６００（nm）以上とするものとする。
【００１２】
後述の様に、トレンチを形成する際のマスクとなる絶縁膜をデバイス設計耐圧に応じて厚く形成することにより、ゲート電極と半導体基板との間の距離(Lgd) を確保し、十分な耐圧を得ることができる。
また、トレンチエッチング後にマスク酸化膜の表面層を除去した後に、ＣＶＤ酸化膜を堆積することが重要である。
【００１３】
そのようにすれば、マスク酸化膜の重金属によって汚染された領域が除去されるので、リーク電流を低減することができる。
そしてその除去量を、５０nm以上とすることが重要であることが実験の結果わかった。
以上の事情は、トレンチを二段に形成したトレンチ型半導体装置においても同様である。
【００１４】
【発明の実施の形態】
図１(a) 〜（e ）は本発明にかかるＴＬＰＭの製造方法のうち、厚い酸化膜の製造工程部分の工程順の断面図である。以下この図に従って本発明の製造方法を説明する。
先ず、熱酸化により基板301上に厚さ１μm のマスク酸化膜302を形成し、パターニングする［図１(a) ］。
【００１５】
次に酸化膜302をマスクとしてドライエッチングによって、幅約６μm 、深さ４μm の第１トレンチ304 を形成する［同図(b) ］。エツチングガスとしては、臭化水素（ＨＢｒ）と三ふっ化窒素（ＮＦ3 ）、ヘリウム（Ｈｅ）、酸素（Ｏ2 ）の混合ガスであり、圧力２．６Pa、印加電力４５０W とした。この時、マスク酸化膜302上面に重金属汚染層310が形成されてしまう。ここまでは図４(a) 、（b)と同じである。なお図示していないがこの段階で不純物を導入拡散してｎ- 拡張ドレイン領域の形成をおこなう。
【００１６】
トレンチエッチング後のポリマー除去工程の後に、ふっ酸緩衝溶液（以下ＢＨＦと記す）によるエッチング工程を施し、トレンチエッチングによって汚染された重金属汚染層310を除去する。マスク酸化膜302 のうち清浄な酸化膜322 が残る。その後、モラシラン( ＳｉＨ4 ）と酸素とを用いた減圧ＣＶＤにより、厚さ約０．８μm のＨＴＯ膜303を形成する［同図(c) ］。
【００１７】
ＨＴＯ膜303のエツチバックをおこない、第一トレンチの底面を露出させる［同図(d) ］。トレンチの側面に残ったＨＴＯ膜303が厚い酸化膜320となる。清浄な酸化膜322 の上には極めて薄いＨＴＯ膜303が残るだけである。
次に前記エツチバックされたＨＴＯ膜303をマスクとして、幅約４μm 、深さ２μm の第２トレンチ305 を形成する［同図(e) ］。なお図示していないがこの段階で不純物を導入拡散してｐベース領域、ｎ+ ソース領域の形成をおこなう。
【００１８】
その後、厚さ１００nmのゲート酸化膜316を形成し、厚さ６００nmの多結晶シリコンを堆積、エッチバックしてゲート電極317を形成する［同図(e) ］。
この後、ＨＴＯ膜を堆積、エッチバックし、多結晶シリコンを充填してソース導体とし、ゲート金属電極、ソース電極、ドレイン電極を設けて半導体装置が完成する。
【００１９】
マスク酸化膜302を形成後、トレンチエッチング後のポリマー除去工程の後、およびＢＨＦによるエッチング量を変えた時の表面のＦｅ汚染量の分析結果を表２に示した。
【００２０】
【表２】
この表から、トレンチエッチング時の重金属汚染は、ポリマー除去工程の後にかなり低くなっているが、ＢＨＦを用いてマスク酸化膜上面を５０nm以上除去すれば、清浄な酸化膜表面を得られることがわかる。
【００２１】
実際にＢＨＦを用いてマスク酸化膜上面を５０nm除去したＴＬＰＭではリーク電流が平均で従来の約１／３に低減された。
本実施例ではＢＨＦによる結果を示したが、マスク酸化膜上面５０nm除去することが本発明の主旨であって、それに用いる手段はＢＨＦに限られるものではなく、酸化膜を除去できるふっ酸系の薬品によるウェットエッチング、ドライエッチング等もその手段に含むものとする。
【００２２】
又、本実施例ではトレンチエッチングのマスク材として酸化膜を例にあげているが、トレンチエッチングのマスク材となり、且つ電気的絶縁膜、又は高抵抗膜としての機能を果たす物質であれば、酸化膜に限らない。
また、工程順の断面図に戻ると、重金属汚染層310を除去した清浄なマスク酸化膜322上にＨＴＯ膜303を形成した［図１（ｃ）］後、そのＨＴＯ膜303のエツチバックをおこない、トレンチ底部の半導体表面を露出させる［同図（ｄ）］。
このエツチバック工程の際、図に示したように、ＨＴＯ膜303のうちトレンチ上部角が相当量エッチングされてしまう。
【００２３】
そのエツチバックされたＨＴＯ膜303をマスクとして第2トレンチを形成する［同図（ｅ）］。
その後、ゲート酸化膜316、ゲート電極317を形成する［同図（ｆ）］が、ＨＴＯ膜303のうちトレンチ上部角が相当量エッチングされているため、図に示すLgd長が短くなってしまう。
【００２４】
Lgd長とは、デバイスが完成した際、ゲート電極317と拡張ドレイン領域314とが最も接近する部分の厚い酸化膜320の厚さである。
このLgd長が短いと、厚い酸化膜320が電界に耐えられず、絶縁破壊を起こしてしまう可能性がある。
デバイスの設計耐圧と必要なLgd長の関係を図６に示す。
【００２５】
Lgd長は、マスク酸化膜302形成工程［図１（ａ）］でのマスク酸化膜302の厚さと、ＨＴＯ膜303形成工程［図１（ｃ）］でのＨＴＯ膜303の厚さおよびエッチバック時のエッチング量で決定される。
しかしながら、ＨＴＯ膜303は、その厚さによってゲートドレイン間の既成容量Cgを決定してしまう為、低オン抵抗を実現する為にはＨＴＯ膜303厚をデバイスの最適設計厚以上に厚くすることはできない。
【００２６】
上述の理由により、デバイスの耐圧に必要なLgdを大きくするためには、マスク酸化膜302厚さを十分厚く形成することが重要である。
検討の結果 マスク酸化膜302の厚さLoは、デバイス耐圧に応じて、
【００２７】
【数１】
Lo＝5 ×BV＋600
以上とすればよいことがわかった。
但しLoはマスク酸化膜厚さ（nm）、BVは半導体装置の耐圧（V ）である。
【００２８】
耐圧８０V素子を製造する場合、トレンチ形成前のマスク酸化膜厚さは１０００nm以上とすればよい。
この式の根拠は、最終デバイス形状に於いて必要なLgd長に、マスク酸化膜302形成後にトレンチエッチング等の工程に於いてエッチングされる酸化膜厚を加算し、ＨＴＯ膜厚を差し引いた結果である。
【００２９】
上記数式で得られる厚さのマスク酸化膜302を形成することにより、図１（ｆ）における角度θをより大きくとることができ、結果として、図５に示す必要なLgdを達成することができる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、トレンチを形成する際のマスクとなる絶縁膜をデバイス設計耐圧に応じて厚く形成し、また前記絶縁膜のうち重金属によって汚染された領域を除去することにより、十分な耐圧を得ると共に、オン抵抗を低減し、かつリーク電流を低減した高信頼性のトレンチ半導体装置とすることができる。
【００３１】
本発明により耐庄低下の問題が解決されるので特に有効であり、高密度に集積した大電流のパワーＭＯＳＦＥＴ等の高効率化およびその普及に貢献するところが大きい。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は本発明にかかるＴＬＰＭの製造方法を示す工程順の断面図
【図２】従来の横型ＭＩＳＦＥＴの断面図
【図３】ＴＬＰＭの要部断面図
【図４】（ａ）〜（ｆ）は従来のＴＬＰＭの製造方法を示す工程順の断面図
【図５】デバイス設計耐圧とドレインーゲート間最短距離Lgdの関係を示す特性図
【符号の説明】
1 、201 、301 ｐ- 基板
12 、212 ｐベース領域
13 、213 ｎ+ ソース領域
14 、214 ｎ- 拡張ドレイン領域
15 、215 ｎ+ ドレイン領域
16 、216 ゲート酸化膜
17 、217 ゲート電極
18 、218 ソース電極
19 、219 ドレイン電極
202 、302 マスク酸化膜
203 、303 ＨＴＯ酸化膜
204 、304 第１トレンチ
205 、305 第２トレンチ
210 、310 重金属汚染層
220 、320 厚い酸化膜
221 ソース導体
322 清浄な絶縁膜
【発明の属する技術分野】
本発明は半導体基板上にトレンチを形成し、そのトレンチ内壁に沿って電流経路を配設したトレンチ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図２は従来の横型ＭＩＳＦＥＴの一例の断面図である。
ｐ- 基板1 の表面層にｐべ−ス領域12とｎ+ ドレイン領域15が配設されている。そしてこのＭＩＳＦＥＴでは、ｐべ−ス領域12とｎ+ ドレイン領域15との間に、ｎ- 拡張ドレイン14を配設することにより、ｎ+ ソース領域13とｎ+ ドレイン領域15間の電界を緩和し、高耐圧化を図っている。
【０００３】
横型ＭＩＳＦＥＴでは一般的に、図２に示すように、ソース領域（領域長L1）、チヤネル領域（領域長L2）、拡張ドレイン領域（領域長L3）、ドレイン領域（領域長L4）によって構成され、デバイスピッチはL1＋L2＋L3＋L4の総和によって決まる。デバイスピッチが小さい程、デバイスの集積度が上がり、オン抵抗を低下させることができる。しかしながら、耐圧は拡張ドレイン領域（領域長L3）によって決まり、L3が長い程高耐圧となる為、耐圧と集積度がトレードオフの関係にあった。
【０００４】
そこで、拡張ドレイン領域をトレンチ内に形成することにより、高集積度と高耐圧を同時に可能とする、Trench Lateral Power MISFET （以下ＴＬＰＭと記す）が提案されている。
図３はＴＬＰＭの一例の断面図である。
ｎ+ ドレイン領域215 はｐ- 基板201 の表面層に配設されているが、ｐべ−ス領域212 とｎ+ ソース領域213 とは、ｐ- 基板201 の表面から掘り下げられたトレンチ205 の底部に形成されている。そしてこのＴＬＰＭでは、電界を緩和する高抵抗ｎ- 拡張ドレイン214 がトレンチ204 の側壁に沿って設けられている。221 はｎ+ ソース領域213 とソース電極218 とを接続するソース導体である。トレンチ204 、205 内にはゲート電極217 とｎ- 拡張ドレイン214 との間のキャパシタンスＣg を低減するための厚い酸化膜220 が形成されている。
【０００５】
ＴＬＰＭはトレンチ205 底部に位置するソース電極218 のコンタクトホールをセルフアラインで形成することができる為、デバイスピッチを極めて小さくすることができる。実際に耐圧８０V、４μmピッチ、オン抵抗０．８m Ω・cm2 程度のＴＬＰＭが製造されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、製造した一部のチップにおいてリーク電流が増大する経時変化が見受けられた。その原因を調査したところ、厚い酸化膜220が重金属に汚染されていたことが明らかになった。
図４(a) 〜（e）は従来のＴＬＰＭの製造方法のうち、厚い酸化膜220の製造工程部分の工程順の断面図である。以下この図に従って従来の製造方法および重金属汚染の機構を説明する。
【０００７】
先ず、基板201上にマスク酸化膜202を選択的に形成する［図４(a) ］。
次に酸化膜202をマスクとしてドライエッチングによって第１トレンチ204 を形成する［同図(b) ］。この時、マスク酸化膜202上面に重金属汚染層210が形成されてしまう。汚染の原因はドライエッチング時にチャンバー内壁から生ずる金属のコンタミネーションであると考えられる。
トレンチエッチング後の３枚のウェハの５点について、重金属汚染層210中の汚染量を蛍光線分析法を用いて測定した結果を表1に示す。
【０００８】
【表１】
トレンチエッチング後のマスク酸化膜の重金属汚染量
重金属汚染層210の上にＣＶＤ酸化膜（以下ＨＴＯ膜と記す）203を形成［同図(c) ］した後、ＨＴＯ膜203のエツチバックを行う［同図(d) ］。トレンチの側面に残ったＨＴＯ膜203が厚い酸化膜220となる。
【０００９】
次に前記エツチバックされたＨＴＯ膜203をマスクとして第２トレンチ205 を形成する［同図(e) ］。
その後、ゲート酸化膜216、ゲート電極217を形成する。
このような製造方法では、第２トレンチ205 の下部がチャネル部分となる為、チャネル部付近中のゲート酸化膜216に重金属汚染層210からの重金属が拡散した場合、ゲート部のリーク等の不都合が起こると判明した。
【００１０】
本発明は、上述の様な問題点を解決する為になされたものであり、その目的は十分な耐圧を得ると共に、オン抵抗を低減し、且つリーク電流を低減した半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため本発明は、第一導電型の半導体基板表面から絶縁膜をマスクとしてエッチングをおこないトレンチを形成する工程と、前記絶縁膜の表面層を除去する工程と、前記絶縁膜および前記半導体基板表面を覆うようにＣＶＤ酸化膜を堆積し、異方性エッチングによりトレンチ底面を露出させる工程と、トレンチ内部にゲート酸化膜を形成する工程と、トレンチ底面および側壁の一部にゲート電極を形成する工程とをこの順に有するトレンチ型半導体装置の製造方法において、半導体装置の耐圧をＢＶ（V）とするとき、前記トレンチを形成する前の前記絶縁膜の厚さを、５×ＢＶ＋６００（nm）以上とするものとする。
【００１２】
後述の様に、トレンチを形成する際のマスクとなる絶縁膜をデバイス設計耐圧に応じて厚く形成することにより、ゲート電極と半導体基板との間の距離(Lgd) を確保し、十分な耐圧を得ることができる。
また、トレンチエッチング後にマスク酸化膜の表面層を除去した後に、ＣＶＤ酸化膜を堆積することが重要である。
【００１３】
そのようにすれば、マスク酸化膜の重金属によって汚染された領域が除去されるので、リーク電流を低減することができる。
そしてその除去量を、５０nm以上とすることが重要であることが実験の結果わかった。
以上の事情は、トレンチを二段に形成したトレンチ型半導体装置においても同様である。
【００１４】
【発明の実施の形態】
図１(a) 〜（e ）は本発明にかかるＴＬＰＭの製造方法のうち、厚い酸化膜の製造工程部分の工程順の断面図である。以下この図に従って本発明の製造方法を説明する。
先ず、熱酸化により基板301上に厚さ１μm のマスク酸化膜302を形成し、パターニングする［図１(a) ］。
【００１５】
次に酸化膜302をマスクとしてドライエッチングによって、幅約６μm 、深さ４μm の第１トレンチ304 を形成する［同図(b) ］。エツチングガスとしては、臭化水素（ＨＢｒ）と三ふっ化窒素（ＮＦ3 ）、ヘリウム（Ｈｅ）、酸素（Ｏ2 ）の混合ガスであり、圧力２．６Pa、印加電力４５０W とした。この時、マスク酸化膜302上面に重金属汚染層310が形成されてしまう。ここまでは図４(a) 、（b)と同じである。なお図示していないがこの段階で不純物を導入拡散してｎ- 拡張ドレイン領域の形成をおこなう。
【００１６】
トレンチエッチング後のポリマー除去工程の後に、ふっ酸緩衝溶液（以下ＢＨＦと記す）によるエッチング工程を施し、トレンチエッチングによって汚染された重金属汚染層310を除去する。マスク酸化膜302 のうち清浄な酸化膜322 が残る。その後、モラシラン( ＳｉＨ4 ）と酸素とを用いた減圧ＣＶＤにより、厚さ約０．８μm のＨＴＯ膜303を形成する［同図(c) ］。
【００１７】
ＨＴＯ膜303のエツチバックをおこない、第一トレンチの底面を露出させる［同図(d) ］。トレンチの側面に残ったＨＴＯ膜303が厚い酸化膜320となる。清浄な酸化膜322 の上には極めて薄いＨＴＯ膜303が残るだけである。
次に前記エツチバックされたＨＴＯ膜303をマスクとして、幅約４μm 、深さ２μm の第２トレンチ305 を形成する［同図(e) ］。なお図示していないがこの段階で不純物を導入拡散してｐベース領域、ｎ+ ソース領域の形成をおこなう。
【００１８】
その後、厚さ１００nmのゲート酸化膜316を形成し、厚さ６００nmの多結晶シリコンを堆積、エッチバックしてゲート電極317を形成する［同図(e) ］。
この後、ＨＴＯ膜を堆積、エッチバックし、多結晶シリコンを充填してソース導体とし、ゲート金属電極、ソース電極、ドレイン電極を設けて半導体装置が完成する。
【００１９】
マスク酸化膜302を形成後、トレンチエッチング後のポリマー除去工程の後、およびＢＨＦによるエッチング量を変えた時の表面のＦｅ汚染量の分析結果を表２に示した。
【００２０】
【表２】
【００２１】
実際にＢＨＦを用いてマスク酸化膜上面を５０nm除去したＴＬＰＭではリーク電流が平均で従来の約１／３に低減された。
本実施例ではＢＨＦによる結果を示したが、マスク酸化膜上面５０nm除去することが本発明の主旨であって、それに用いる手段はＢＨＦに限られるものではなく、酸化膜を除去できるふっ酸系の薬品によるウェットエッチング、ドライエッチング等もその手段に含むものとする。
【００２２】
又、本実施例ではトレンチエッチングのマスク材として酸化膜を例にあげているが、トレンチエッチングのマスク材となり、且つ電気的絶縁膜、又は高抵抗膜としての機能を果たす物質であれば、酸化膜に限らない。
また、工程順の断面図に戻ると、重金属汚染層310を除去した清浄なマスク酸化膜322上にＨＴＯ膜303を形成した［図１（ｃ）］後、そのＨＴＯ膜303のエツチバックをおこない、トレンチ底部の半導体表面を露出させる［同図（ｄ）］。
このエツチバック工程の際、図に示したように、ＨＴＯ膜303のうちトレンチ上部角が相当量エッチングされてしまう。
【００２３】
そのエツチバックされたＨＴＯ膜303をマスクとして第2トレンチを形成する［同図（ｅ）］。
その後、ゲート酸化膜316、ゲート電極317を形成する［同図（ｆ）］が、ＨＴＯ膜303のうちトレンチ上部角が相当量エッチングされているため、図に示すLgd長が短くなってしまう。
【００２４】
Lgd長とは、デバイスが完成した際、ゲート電極317と拡張ドレイン領域314とが最も接近する部分の厚い酸化膜320の厚さである。
このLgd長が短いと、厚い酸化膜320が電界に耐えられず、絶縁破壊を起こしてしまう可能性がある。
デバイスの設計耐圧と必要なLgd長の関係を図６に示す。
【００２５】
Lgd長は、マスク酸化膜302形成工程［図１（ａ）］でのマスク酸化膜302の厚さと、ＨＴＯ膜303形成工程［図１（ｃ）］でのＨＴＯ膜303の厚さおよびエッチバック時のエッチング量で決定される。
しかしながら、ＨＴＯ膜303は、その厚さによってゲートドレイン間の既成容量Cgを決定してしまう為、低オン抵抗を実現する為にはＨＴＯ膜303厚をデバイスの最適設計厚以上に厚くすることはできない。
【００２６】
上述の理由により、デバイスの耐圧に必要なLgdを大きくするためには、マスク酸化膜302厚さを十分厚く形成することが重要である。
検討の結果 マスク酸化膜302の厚さLoは、デバイス耐圧に応じて、
【００２７】
【数１】
Lo＝5 ×BV＋600
以上とすればよいことがわかった。
但しLoはマスク酸化膜厚さ（nm）、BVは半導体装置の耐圧（V ）である。
【００２８】
耐圧８０V素子を製造する場合、トレンチ形成前のマスク酸化膜厚さは１０００nm以上とすればよい。
この式の根拠は、最終デバイス形状に於いて必要なLgd長に、マスク酸化膜302形成後にトレンチエッチング等の工程に於いてエッチングされる酸化膜厚を加算し、ＨＴＯ膜厚を差し引いた結果である。
【００２９】
上記数式で得られる厚さのマスク酸化膜302を形成することにより、図１（ｆ）における角度θをより大きくとることができ、結果として、図５に示す必要なLgdを達成することができる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、トレンチを形成する際のマスクとなる絶縁膜をデバイス設計耐圧に応じて厚く形成し、また前記絶縁膜のうち重金属によって汚染された領域を除去することにより、十分な耐圧を得ると共に、オン抵抗を低減し、かつリーク電流を低減した高信頼性のトレンチ半導体装置とすることができる。
【００３１】
本発明により耐庄低下の問題が解決されるので特に有効であり、高密度に集積した大電流のパワーＭＯＳＦＥＴ等の高効率化およびその普及に貢献するところが大きい。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は本発明にかかるＴＬＰＭの製造方法を示す工程順の断面図
【図２】従来の横型ＭＩＳＦＥＴの断面図
【図３】ＴＬＰＭの要部断面図
【図４】（ａ）〜（ｆ）は従来のＴＬＰＭの製造方法を示す工程順の断面図
【図５】デバイス設計耐圧とドレインーゲート間最短距離Lgdの関係を示す特性図
【符号の説明】
1 、201 、301 ｐ- 基板
12 、212 ｐベース領域
13 、213 ｎ+ ソース領域
14 、214 ｎ- 拡張ドレイン領域
15 、215 ｎ+ ドレイン領域
16 、216 ゲート酸化膜
17 、217 ゲート電極
18 、218 ソース電極
19 、219 ドレイン電極
202 、302 マスク酸化膜
203 、303 ＨＴＯ酸化膜
204 、304 第１トレンチ
205 、305 第２トレンチ
210 、310 重金属汚染層
220 、320 厚い酸化膜
221 ソース導体
322 清浄な絶縁膜
Claims (4)
- 第一導電型の半導体基板表面から絶縁膜をマスクとしてエッチングをおこないトレンチを形成する工程と、前記絶縁膜の表面層を除去する工程と、前記絶縁膜および前記半導体基板表面を覆うようにＣＶＤ酸化膜を堆積し、異方性エッチングによりトレンチ底面を露出させる工程と、トレンチ内部にゲート酸化膜を形成する工程と、トレンチ底面および側壁の一部にゲート電極を形成する工程とをこの順に有するトレンチ型半導体装置の製造方法において、半導体装置の耐圧をＢＶ（V）とするとき、前記トレンチを形成する前の前記絶縁膜の厚さを、５×ＢＶ＋６００（nm）以上とすることを特徴とするトレンチ型半導体装置の製造方法。
- 第一導電型の半導体基板表面から絶縁膜をマスクとしてエッチングをおこないトレンチを形成する工程と、前記絶縁膜および前記半導体基板表面を覆うようにＣＶＤ酸化膜を堆積し、異方性エッチングによりトレンチ底面を露出させる工程と、トレンチ内部にゲート酸化膜を形成する工程と、トレンチ底面および側壁の一部にゲート電極を形成する工程とをこの順に有するトレンチ型半導体装置の製造方法において、前記トレンチを形成する工程と、前記絶縁膜および前記半導体基板表面を覆うようにＣＶＤ酸化膜を堆積し異方性エッチングによりトレンチ底面を露出させる工程との間に、前記絶縁膜の表面層を除去する工程を有することを特徴とするトレンチ型半導体装置の製造方法。
- 前記絶縁膜の表面層を５０nm以上除去することを特徴とする請求項１または２に記載のトレンチ型半導体装置の製造方法。
- 前記異方性エッチングによりトレンチ底面を露出させる工程の後に、ＣＶＤ酸化膜をマスクとしてトレンチ底面をエッチングして更にトレンチを形成する工程を有することを特徴とする請求項１ないし３のいずれかに記載のトレンチ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334295A JP4655351B2 (ja) | 2000-11-01 | 2000-11-01 | トレンチ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334295A JP4655351B2 (ja) | 2000-11-01 | 2000-11-01 | トレンチ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002141501A JP2002141501A (ja) | 2002-05-17 |
| JP4655351B2 true JP4655351B2 (ja) | 2011-03-23 |
Family
ID=18810242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000334295A Expired - Fee Related JP4655351B2 (ja) | 2000-11-01 | 2000-11-01 | トレンチ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4655351B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800904B2 (en) | 2002-10-17 | 2004-10-05 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| JP4655471B2 (ja) * | 2002-11-22 | 2011-03-23 | 富士電機システムズ株式会社 | 半導体装置 |
| JP4720307B2 (ja) * | 2005-06-15 | 2011-07-13 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
| JP4899425B2 (ja) * | 2005-11-04 | 2012-03-21 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| TWI323498B (en) * | 2006-04-20 | 2010-04-11 | Nanya Technology Corp | Recessed gate mos transistor device and method of making the same |
| JP5769915B2 (ja) * | 2009-04-24 | 2015-08-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP2728612A4 (en) | 2011-06-30 | 2015-03-11 | Fuji Electric Co Ltd | METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225073A (ja) * | 1988-07-13 | 1990-01-26 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH0289315A (ja) * | 1988-09-27 | 1990-03-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02113523A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | 半導体装置の製造方法 |
| JPH03104168A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0548090A (ja) * | 1991-08-08 | 1993-02-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2000183345A (ja) * | 1998-12-18 | 2000-06-30 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2000200908A (ja) * | 1998-10-26 | 2000-07-18 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
-
2000
- 2000-11-01 JP JP2000334295A patent/JP4655351B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225073A (ja) * | 1988-07-13 | 1990-01-26 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH0289315A (ja) * | 1988-09-27 | 1990-03-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02113523A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | 半導体装置の製造方法 |
| JPH03104168A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0548090A (ja) * | 1991-08-08 | 1993-02-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2000200908A (ja) * | 1998-10-26 | 2000-07-18 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| JP2000183345A (ja) * | 1998-12-18 | 2000-06-30 | Toyota Motor Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002141501A (ja) | 2002-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3400846B2 (ja) | トレンチ構造を有する半導体装置およびその製造方法 | |
| US6861296B2 (en) | Method for creating thick oxide on the bottom surface of a trench structure in silicon | |
| JP4632639B2 (ja) | 選択的酸化物付着形成によるトレンチ底部における厚い酸化物の形成 | |
| US6821858B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| JP2002299619A (ja) | 半導体装置およびその製造方法 | |
| US6511886B2 (en) | Method for manufacturing trench-gate type power semiconductor device | |
| US7176071B2 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
| CN108428743A (zh) | 金属/多晶硅栅极沟槽功率mosfet及其形成方法 | |
| JP3965027B2 (ja) | トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法 | |
| JP5522907B2 (ja) | ＳｉＣ膜の加工方法、半導体装置およびその製造方法 | |
| JP4655351B2 (ja) | トレンチ型半導体装置の製造方法 | |
| US6858499B2 (en) | Method for fabrication of MOSFET with buried gate | |
| JPH02206175A (ja) | Ｍｏｓ型半導体装置 | |
| JP4857487B2 (ja) | トレンチ型半導体装置の製造方法 | |
| KR101088207B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2000349289A (ja) | 半導体装置およびその製造方法 | |
| JP4192381B2 (ja) | 半導体装置およびその製造方法 | |
| TWI773605B (zh) | 製造溝槽型ｍｏｓｆｅｔ的方法 | |
| JP2004228342A (ja) | 半導体装置およびその製造方法 | |
| JP2006093506A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JP2002026309A (ja) | 電界効果型トランジスタの製造方法 | |
| JP5135884B2 (ja) | 半導体装置の製造方法 | |
| JP2004235247A (ja) | 半導体装置の製造方法 | |
| US6376331B1 (en) | Method for manufacturing a semiconductor device | |
| TWI241023B (en) | Method for fabricating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080729 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100810 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101005 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101130 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101213 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |