JP2002299619A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 オン抵抗を低くしつつゲート電極膜とドレイ
ン層との間の静電容量を小さくでき、かつゲート絶縁膜
の絶縁耐圧を確保することが可能な半導体装置を提供す
ること。 【解決手段】 溝１０をその先端がＮ−エピタキシャル
層１８の比較的浅い部位に達するように形成する。ま
た、ゲート絶縁膜１１の底部１６の膜厚を、ゲート絶縁
膜１１の他の部分の膜厚よりも厚くなるように形成す
る。さらに、Ｐ型ボディ層１９を形成する際に、Ｐ型ボ
ディ層１９とＮ−エピタキシャル層１８の境界面がゲー
ト電極膜１１の下端部よりも深くなるようにする。
ン層との間の静電容量を小さくでき、かつゲート絶縁膜
の絶縁耐圧を確保することが可能な半導体装置を提供す
ること。 【解決手段】 溝１０をその先端がＮ−エピタキシャル
層１８の比較的浅い部位に達するように形成する。ま
た、ゲート絶縁膜１１の底部１６の膜厚を、ゲート絶縁
膜１１の他の部分の膜厚よりも厚くなるように形成す
る。さらに、Ｐ型ボディ層１９を形成する際に、Ｐ型ボ
ディ層１９とＮ−エピタキシャル層１８の境界面がゲー
ト電極膜１１の下端部よりも深くなるようにする。
Description
【０００１】
【発明の属する分野】本発明は、半導体装置とその製造
法に係り、特に電源回路等に利用されるトレンチゲート
型パワーＭＯＳＦＥＴの構成を有する半導体装置および
その製造方法に関するものである。
法に係り、特に電源回路等に利用されるトレンチゲート
型パワーＭＯＳＦＥＴの構成を有する半導体装置および
その製造方法に関するものである。
【０００２】
【従来の技術】トレンチゲート型パワーＭＯＳＦＥＴ
は、近年、ＤＣ−ＤＣコンバータなど各種電源装置に幅
広く応用されている。図３４は、従来技術に係るトレン
チゲート型パワーＭＯＳＦＥＴの構成を有する半導体装
置の一例を示す説明図であり、（ａ）は半導体装置の平
面図であり、（ｂ）はＡ−Ａ線断面図である。図中、１
００ａ〜１００ｅはセル、１１０は溝、１１１はゲート
電極膜、１１７はN＋型シリコン基板、１１８はＮ−エ
ピタキシャル層、１１９はＰ型ボディ層、１２０はＰ＋
型拡散領域、１２１はＮ＋型ソース領域、１２２は層間
絶縁膜、１２４はソース電極膜、１２５はドレイン電極
膜、１２７はゲート絶縁膜、１４１は上部絶縁膜であ
る。
は、近年、ＤＣ−ＤＣコンバータなど各種電源装置に幅
広く応用されている。図３４は、従来技術に係るトレン
チゲート型パワーＭＯＳＦＥＴの構成を有する半導体装
置の一例を示す説明図であり、（ａ）は半導体装置の平
面図であり、（ｂ）はＡ−Ａ線断面図である。図中、１
００ａ〜１００ｅはセル、１１０は溝、１１１はゲート
電極膜、１１７はN＋型シリコン基板、１１８はＮ−エ
ピタキシャル層、１１９はＰ型ボディ層、１２０はＰ＋
型拡散領域、１２１はＮ＋型ソース領域、１２２は層間
絶縁膜、１２４はソース電極膜、１２５はドレイン電極
膜、１２７はゲート絶縁膜、１４１は上部絶縁膜であ
る。
【０００３】この半導体装置は、図３４（ａ）のセル１
００ａ〜１００ｅに示すように、表面側に多数のセルを
千鳥格子状に配置形成している。さらに、各セルは、例
えばセル１００ａに示したように、Ｐ＋型拡散領域１２
０の周辺にＮ＋型ソース領域１２１を形成している。
００ａ〜１００ｅに示すように、表面側に多数のセルを
千鳥格子状に配置形成している。さらに、各セルは、例
えばセル１００ａに示したように、Ｐ＋型拡散領域１２
０の周辺にＮ＋型ソース領域１２１を形成している。
【０００４】また、この半導体装置の断面の構成は、図
３４（ｂ）に示すように、N＋型シリコン基板１１７上
に、ドレイン層としてＮ−エピタキシャル層１１８を形
成し、さらにＮ−エピタキシャル層１１８上にＰ型ボデ
ィ層１１９を形成している。Ｐ型ボディ層１１９の内部
には、Ｐ＋型拡散領域１２０およびＮ＋型ソース領域１
２１を形成している。さらに、セル１００ａ〜１００ｅ
の間は、Ｐ型ボディ層１１９を貫通してＮ−エピタキシ
ャル層１１８内まで達する溝１１０を形成している。
３４（ｂ）に示すように、N＋型シリコン基板１１７上
に、ドレイン層としてＮ−エピタキシャル層１１８を形
成し、さらにＮ−エピタキシャル層１１８上にＰ型ボデ
ィ層１１９を形成している。Ｐ型ボディ層１１９の内部
には、Ｐ＋型拡散領域１２０およびＮ＋型ソース領域１
２１を形成している。さらに、セル１００ａ〜１００ｅ
の間は、Ｐ型ボディ層１１９を貫通してＮ−エピタキシ
ャル層１１８内まで達する溝１１０を形成している。
【０００５】溝１１０は、Ｐ型ボディ層１１９を開口さ
せて、Ｎ−エピタキシャル層１１８内部にまで到達する
ように形成されている。この溝１１０の内周面および底
面には、ゲート絶縁膜１２７を密着形成しており、さら
にゲート絶縁膜１２７に囲まれる空間内にゲート電極膜
１１１を形成している。くわえて、ゲート絶縁膜１２７
およびゲート電極膜１１１上には上部絶縁膜１４１を形
成している。さらに、上部絶縁膜１４１およびＮ＋型ソ
ース領域１２１の一部の上には、層間絶縁膜１２２を形
成している。
せて、Ｎ−エピタキシャル層１１８内部にまで到達する
ように形成されている。この溝１１０の内周面および底
面には、ゲート絶縁膜１２７を密着形成しており、さら
にゲート絶縁膜１２７に囲まれる空間内にゲート電極膜
１１１を形成している。くわえて、ゲート絶縁膜１２７
およびゲート電極膜１１１上には上部絶縁膜１４１を形
成している。さらに、上部絶縁膜１４１およびＮ＋型ソ
ース領域１２１の一部の上には、層間絶縁膜１２２を形
成している。
【０００６】さらに、上述のＰ＋型拡散領域１２０、Ｎ
＋型ソース領域１２１および層間絶縁膜１２２上には、
ソース電極膜１２４を形成している。くわえて、N＋型
シリコン基板１１７のもう一方の面にはドレイン電極膜
１２５を形成している。
＋型ソース領域１２１および層間絶縁膜１２２上には、
ソース電極膜１２４を形成している。くわえて、N＋型
シリコン基板１１７のもう一方の面にはドレイン電極膜
１２５を形成している。
【０００７】上述の半導体装置において、ソース電極膜
１２４とドレイン電極膜１２５との間に電圧を印加する
とともに、ゲート電極膜１１１とソース電極膜１２４と
の間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層
１１９のゲート絶縁膜１２７との境界領域に反転層が形
成されてチャネルとなる。そして、ドレイン電極膜１２
５からソース電極１２４へこのチャネルを通って電流が
流れる。
１２４とドレイン電極膜１２５との間に電圧を印加する
とともに、ゲート電極膜１１１とソース電極膜１２４と
の間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層
１１９のゲート絶縁膜１２７との境界領域に反転層が形
成されてチャネルとなる。そして、ドレイン電極膜１２
５からソース電極１２４へこのチャネルを通って電流が
流れる。
【０００８】ところで、このような構成を有する半導体
装置においては、ゲート絶縁膜１２７の底部の膜厚を他
の部分よりも厚く形成してゲート絶縁膜１２７の絶縁耐
圧を確保するために、溝１１０を深く掘り下げることに
よって図２８（ｂ）に示した溝１１０の深さＤを大きく
し、ゲート絶縁膜１２７の底部の膜厚を確保するための
スペースを作るようにしている。また、溝１１０を深く
掘り下げれば、ゲート絶縁膜１２７の外周面の面積を増
やすことができるので、オン抵抗Ｒｏｎを下げることも
できる。
装置においては、ゲート絶縁膜１２７の底部の膜厚を他
の部分よりも厚く形成してゲート絶縁膜１２７の絶縁耐
圧を確保するために、溝１１０を深く掘り下げることに
よって図２８（ｂ）に示した溝１１０の深さＤを大きく
し、ゲート絶縁膜１２７の底部の膜厚を確保するための
スペースを作るようにしている。また、溝１１０を深く
掘り下げれば、ゲート絶縁膜１２７の外周面の面積を増
やすことができるので、オン抵抗Ｒｏｎを下げることも
できる。
【０００９】しかし、ゲート絶縁膜１２７の外周面の面
積を大きくすると、ゲート電極膜１１１とＮ−エピタキ
シャル層１１８との間の静電容量Ｃｒｓｓも大きくな
り、半導体装置のスイッチング特性が悪化することにな
る。また、深さDを大きくして行くと、ソース電極膜１
２４とドレイン電極膜１２５との間に電圧を印加したと
きに、ゲート絶縁膜１２７の特定の部分に電界が集中す
るなどの悪影響を招くことになる。
積を大きくすると、ゲート電極膜１１１とＮ−エピタキ
シャル層１１８との間の静電容量Ｃｒｓｓも大きくな
り、半導体装置のスイッチング特性が悪化することにな
る。また、深さDを大きくして行くと、ソース電極膜１
２４とドレイン電極膜１２５との間に電圧を印加したと
きに、ゲート絶縁膜１２７の特定の部分に電界が集中す
るなどの悪影響を招くことになる。
【００１０】
【発明が解決しようとする課題】本発明は、上述の課題
を解決するために、オン抵抗を低くしつつゲート電極膜
とドレイン層との間の静電容量を小さくでき、かつゲー
ト絶縁膜の絶縁耐圧を確保することが可能な半導体装置
を提供することを目的とするものである。
を解決するために、オン抵抗を低くしつつゲート電極膜
とドレイン層との間の静電容量を小さくでき、かつゲー
ト絶縁膜の絶縁耐圧を確保することが可能な半導体装置
を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
の手段として、本発明は、半導体装置において、第１導
電型のドレイン層と、該ドレイン層上に該第１導電型と
は反対型の第２導電型の導電領域とを形成してなる半導
体基板と、前記導電領域を開口し、前記ドレイン層に達
して形成してなる溝と、前記導電領域内に配置されると
ともに、少なくとも一部を前記溝の内周面に露出させて
形成してなる第１導電型のソース領域と、前記溝の内周
面に形成されるとともに、内周底面が前記ソース領域よ
りも深くかつ前記ドレイン層と前記導電領域との境界面
よりも浅く位置するように形成してなるゲート絶縁膜
と、前記ゲート絶縁膜の内周面に形成してなるゲート電
極膜と、前記ゲート電極膜とは絶縁されるとともに、前
記ソース領域と接して形成してなるソース電極膜とを有
することを特徴とするものとした。
の手段として、本発明は、半導体装置において、第１導
電型のドレイン層と、該ドレイン層上に該第１導電型と
は反対型の第２導電型の導電領域とを形成してなる半導
体基板と、前記導電領域を開口し、前記ドレイン層に達
して形成してなる溝と、前記導電領域内に配置されると
ともに、少なくとも一部を前記溝の内周面に露出させて
形成してなる第１導電型のソース領域と、前記溝の内周
面に形成されるとともに、内周底面が前記ソース領域よ
りも深くかつ前記ドレイン層と前記導電領域との境界面
よりも浅く位置するように形成してなるゲート絶縁膜
と、前記ゲート絶縁膜の内周面に形成してなるゲート電
極膜と、前記ゲート電極膜とは絶縁されるとともに、前
記ソース領域と接して形成してなるソース電極膜とを有
することを特徴とするものとした。
【００１２】したがって、本発明に係る半導体装置は、
ゲート電極膜がドレイン層と前記導電領域との境界面よ
りも浅くなるように形成されるので、溝を従来技術に係
るものよりも浅く形成しても、ゲート絶縁膜の底面の膜
厚を従来技術に係るものと同等に確保することができ
る。また、ゲート電極膜の外周面の面積を小さくできる
ので、静電容量を小さくすることができる。さらに、溝
を従来技術に係るものより浅く形成しても、ゲート絶縁
膜の底面の膜厚を厚くすることが可能になるので、溝を
ドレイン層深く形成することによるゲート絶縁膜の特定
部位への電界集中などの問題を解消できる。なお、ゲー
ト電極膜は、必要かつ十分にオン抵抗を低くすることが
できる深さに形成することが好ましい。
ゲート電極膜がドレイン層と前記導電領域との境界面よ
りも浅くなるように形成されるので、溝を従来技術に係
るものよりも浅く形成しても、ゲート絶縁膜の底面の膜
厚を従来技術に係るものと同等に確保することができ
る。また、ゲート電極膜の外周面の面積を小さくできる
ので、静電容量を小さくすることができる。さらに、溝
を従来技術に係るものより浅く形成しても、ゲート絶縁
膜の底面の膜厚を厚くすることが可能になるので、溝を
ドレイン層深く形成することによるゲート絶縁膜の特定
部位への電界集中などの問題を解消できる。なお、ゲー
ト電極膜は、必要かつ十分にオン抵抗を低くすることが
できる深さに形成することが好ましい。
【００１３】また、本発明は、半導体装置において、第
１導電型のドレイン層と、該ドレイン層上に配置される
該第１導電型とは反対型の第２導電型の導電領域とを形
成してなる半導体基板と、前記導電領域を開口し、前記
ドレイン層に達して形成してなる溝と、前記導電領域内
に配置されるとともに、少なくとも一部を前記溝の内周
面に露出させて形成してなる第１導電型のソース領域
と、前記溝の内周面に形成されるとともに、所定深さよ
り深い部分の膜厚を他の部分より厚く形成してなるゲー
ト絶縁膜と、前記ゲート絶縁膜の内周面に形成してなる
ゲート電極膜と、前記ゲート電極膜とは絶縁されるとと
もに、前記ソース領域と接して形成してなるソース電極
膜とを有することを特徴とするとした。
１導電型のドレイン層と、該ドレイン層上に配置される
該第１導電型とは反対型の第２導電型の導電領域とを形
成してなる半導体基板と、前記導電領域を開口し、前記
ドレイン層に達して形成してなる溝と、前記導電領域内
に配置されるとともに、少なくとも一部を前記溝の内周
面に露出させて形成してなる第１導電型のソース領域
と、前記溝の内周面に形成されるとともに、所定深さよ
り深い部分の膜厚を他の部分より厚く形成してなるゲー
ト絶縁膜と、前記ゲート絶縁膜の内周面に形成してなる
ゲート電極膜と、前記ゲート電極膜とは絶縁されるとと
もに、前記ソース領域と接して形成してなるソース電極
膜とを有することを特徴とするとした。
【００１４】したがって、本発明に係る半導体装置は、
所定深さより深い部分のゲート電極膜の膜厚が他の部
分、すなわち所定深さより浅い部分よりも薄くなるの
で、当該部分周辺の静電容量を低く押さえるとともに、
オン抵抗を一定程度低減することができる。
所定深さより深い部分のゲート電極膜の膜厚が他の部
分、すなわち所定深さより浅い部分よりも薄くなるの
で、当該部分周辺の静電容量を低く押さえるとともに、
オン抵抗を一定程度低減することができる。
【００１５】また、前記所定深さは、前記ソース領域よ
りも深くかつ前記ドレイン層と前記導電領域との境界面
よりも浅い範囲内とすることができる。
りも深くかつ前記ドレイン層と前記導電領域との境界面
よりも浅い範囲内とすることができる。
【００１６】また、本発明は、半導体装置において、第
１導電型のドレイン層と、該ドレイン層上に配置される
該第１導電型とは反対型の第２導電型の導電領域とを形
成してなる半導体基板と、前記導電領域を開口し、前記
ドレイン層に達して形成してなる溝と、前記導電領域内
に配置されるとともに、少なくとも一部を前記溝の内周
面に露出して形成させてなる第１導電型のソース領域
と、前記溝の内周面に形成されてなるとともに、前記導
電領域の開口側に行くに従って膜厚が薄くなるように形
成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面
に形成してなるゲート電極膜と、前記ゲート電極膜とは
絶縁されるとともに、前記ソース領域と接して形成して
なるソース電極膜とを有することを特徴とするものとし
た。
１導電型のドレイン層と、該ドレイン層上に配置される
該第１導電型とは反対型の第２導電型の導電領域とを形
成してなる半導体基板と、前記導電領域を開口し、前記
ドレイン層に達して形成してなる溝と、前記導電領域内
に配置されるとともに、少なくとも一部を前記溝の内周
面に露出して形成させてなる第１導電型のソース領域
と、前記溝の内周面に形成されてなるとともに、前記導
電領域の開口側に行くに従って膜厚が薄くなるように形
成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面
に形成してなるゲート電極膜と、前記ゲート電極膜とは
絶縁されるとともに、前記ソース領域と接して形成して
なるソース電極膜とを有することを特徴とするものとし
た。
【００１７】したがって、本発明に係る半導体装置は、
所定深さより深い部分のゲート電極膜の膜厚が他の部
分、すなわち所定深さより浅い部分よりも薄くなるの
で、当該部分周辺の静電容量を低く押さえるとともに、
オン抵抗を一定程度低減することができる。
所定深さより深い部分のゲート電極膜の膜厚が他の部
分、すなわち所定深さより浅い部分よりも薄くなるの
で、当該部分周辺の静電容量を低く押さえるとともに、
オン抵抗を一定程度低減することができる。
【００１８】また、半導体装置の製造方法において、第
１導電型のドレイン層を形成した半導体基板の表面上に
第１のシリコン酸化膜を形成し、前記シリコン酸化膜の
所定部位を開口させて前記ドレイン層を露出させ、露出
した前記ドレイン層を開口させて前記ドレイン層に第1
の溝を形成し、前記半導体基板の表面および前記第１の
溝の内周面に第２のシリコン酸化膜を形成し、前記半導
体基板の表面および前記第１の溝の内周面を覆うシリコ
ン窒化膜を形成し、前記半導体基板の表面および前記第
１の溝の底面の前記シリコン窒化膜を除去し、前記半導
体基板の表面および前記第１の溝の底面の前記第２のシ
リコン酸化膜を露出させ、前記第１のシリコン酸化膜お
よび前記第２のシリコン酸化膜の少なくとも一部、なら
びに前記第１の溝の底面に露出した前記シリコン酸化膜
を除去し、前記第１の溝の底面の前記ドレイン層を露出
させ、前記第１の溝の底面に露出した前記ドレイン層を
開口して第２の溝を形成し、前記第２の溝周辺の前記ド
レイン層を酸化し、前記第１の溝の周側面の前記シリコ
ン窒化膜および前記第２のシリコン酸化膜を除去し、前
記半導体基板の表面ならびに前記第１の溝および前記第
２の溝の内周面に第３のシリコン酸化膜を形成し、前記
半導体基板の表面および前記第１の溝ならびに前記第２
の溝の内周面にポリシリコン膜を堆積形成し、前記第１
の溝ならびに前記第２の溝を埋め、前記半導体基板の表
面の前記ポリシリコン膜および前記第１の溝の一部の前
記ポリシリコン膜を除去し、前記半導体基板の表面およ
び前記第１の溝の内周面の一部の前記第３のシリコン酸
化膜を除去し、前記半導体基板の表面ならびに前記第１
の溝の内周面に第４のシリコン酸化膜を形成することを
特徴とするものとした。
１導電型のドレイン層を形成した半導体基板の表面上に
第１のシリコン酸化膜を形成し、前記シリコン酸化膜の
所定部位を開口させて前記ドレイン層を露出させ、露出
した前記ドレイン層を開口させて前記ドレイン層に第1
の溝を形成し、前記半導体基板の表面および前記第１の
溝の内周面に第２のシリコン酸化膜を形成し、前記半導
体基板の表面および前記第１の溝の内周面を覆うシリコ
ン窒化膜を形成し、前記半導体基板の表面および前記第
１の溝の底面の前記シリコン窒化膜を除去し、前記半導
体基板の表面および前記第１の溝の底面の前記第２のシ
リコン酸化膜を露出させ、前記第１のシリコン酸化膜お
よび前記第２のシリコン酸化膜の少なくとも一部、なら
びに前記第１の溝の底面に露出した前記シリコン酸化膜
を除去し、前記第１の溝の底面の前記ドレイン層を露出
させ、前記第１の溝の底面に露出した前記ドレイン層を
開口して第２の溝を形成し、前記第２の溝周辺の前記ド
レイン層を酸化し、前記第１の溝の周側面の前記シリコ
ン窒化膜および前記第２のシリコン酸化膜を除去し、前
記半導体基板の表面ならびに前記第１の溝および前記第
２の溝の内周面に第３のシリコン酸化膜を形成し、前記
半導体基板の表面および前記第１の溝ならびに前記第２
の溝の内周面にポリシリコン膜を堆積形成し、前記第１
の溝ならびに前記第２の溝を埋め、前記半導体基板の表
面の前記ポリシリコン膜および前記第１の溝の一部の前
記ポリシリコン膜を除去し、前記半導体基板の表面およ
び前記第１の溝の内周面の一部の前記第３のシリコン酸
化膜を除去し、前記半導体基板の表面ならびに前記第１
の溝の内周面に第４のシリコン酸化膜を形成することを
特徴とするものとした。
【００１９】したがって、第１の溝の底部に第２の溝を
形成することが可能になり、上部と下部とで膜厚のこと
なるゲート電極膜を形成することが可能になる。
形成することが可能になり、上部と下部とで膜厚のこと
なるゲート電極膜を形成することが可能になる。
【００２０】
【発明の実施の形態】以下に本発明の第１の実施の形態
に係る半導体装置を図面に基づいて詳細に説明する。図
１は、本発明の第１の実施の形態に係る半導体装置を示
す説明図であり、（ａ）は半導体装置のセルの配置を示
す平面図であり、（ｂ）はＢ−Ｂ線断面図である。図
中、１ａ〜１ｅはセル、１０は溝、１１はゲート電極
膜、１５は周側面部、１６は底面部、１７はN＋型シリ
コン基板、１８はＮ−エピタキシャル層、１９はＰ型ボ
ディ層、２０はＰ＋型拡散領域、２１はＮ＋型ソース領
域、２２は層間絶縁膜、２４はソース電極膜、２５はド
レイン電極膜、２７はゲート絶縁膜、４１は上部絶縁膜
である。
に係る半導体装置を図面に基づいて詳細に説明する。図
１は、本発明の第１の実施の形態に係る半導体装置を示
す説明図であり、（ａ）は半導体装置のセルの配置を示
す平面図であり、（ｂ）はＢ−Ｂ線断面図である。図
中、１ａ〜１ｅはセル、１０は溝、１１はゲート電極
膜、１５は周側面部、１６は底面部、１７はN＋型シリ
コン基板、１８はＮ−エピタキシャル層、１９はＰ型ボ
ディ層、２０はＰ＋型拡散領域、２１はＮ＋型ソース領
域、２２は層間絶縁膜、２４はソース電極膜、２５はド
レイン電極膜、２７はゲート絶縁膜、４１は上部絶縁膜
である。
【００２１】本発明の第１の実施の形態に係る半導体装
置の構造は、図１（ａ）に示すように、平面構成におい
てセル１ａ〜１ｅなどの各セルを千鳥格子状に配置して
いる。さらに、セル１ａなど各セルは、Ｐ＋型拡散領域
２０の周辺にＮ＋型ソース領域２１を形成している。な
お、セル１ａ〜１ｅの配置は、図１（ａ）のパターンに
限られるものではなく、例えば図２７に示すようにして
もよい。図２７は、セルの別の配置の一例を示す平面図
である。セル１ａ，１ｂなどの各セルは、Ｐ＋型拡散領
域２０およびＮ＋型ソース領域２１をそれぞれ短冊状に
形成し、これらを平行に配置した例である。本実施の形
態においては、セルを円形などさらに別の形状とし、ま
た配置についても格子状など他の配置にしてもよい。
置の構造は、図１（ａ）に示すように、平面構成におい
てセル１ａ〜１ｅなどの各セルを千鳥格子状に配置して
いる。さらに、セル１ａなど各セルは、Ｐ＋型拡散領域
２０の周辺にＮ＋型ソース領域２１を形成している。な
お、セル１ａ〜１ｅの配置は、図１（ａ）のパターンに
限られるものではなく、例えば図２７に示すようにして
もよい。図２７は、セルの別の配置の一例を示す平面図
である。セル１ａ，１ｂなどの各セルは、Ｐ＋型拡散領
域２０およびＮ＋型ソース領域２１をそれぞれ短冊状に
形成し、これらを平行に配置した例である。本実施の形
態においては、セルを円形などさらに別の形状とし、ま
た配置についても格子状など他の配置にしてもよい。
【００２２】また、図１（ｂ）に示すように、この半導
体装置の断面構造においては、N＋型シリコン基板１７
上に、ドレイン層であるＮ−エピタキシャル層１８を形
成している。さらに、Ｎ−エピタキシャル層１８上に、
Ｐ型ボディ層１９を形成している。また、Ｐ型ボディ層
１９の内部には、Ｐ＋型拡散領域２０およびＮ＋型ソー
ス領域２１を形成してセル１ａを設けている。
体装置の断面構造においては、N＋型シリコン基板１７
上に、ドレイン層であるＮ−エピタキシャル層１８を形
成している。さらに、Ｎ−エピタキシャル層１８上に、
Ｐ型ボディ層１９を形成している。また、Ｐ型ボディ層
１９の内部には、Ｐ＋型拡散領域２０およびＮ＋型ソー
ス領域２１を形成してセル１ａを設けている。
【００２３】さらに、Ｐ型ボディ層１９を開口させて、
Ｎ−エピタキシャル層１８内部の比較的浅い部位に到達
するように溝１０を形成している。溝１０の周側面およ
び底面には、ゲート絶縁膜２７を密着形成されている。
このゲート絶縁膜２７は、その底面部１６の膜厚を周側
面部１５のそれよりも厚く形成している。また、ゲート
絶縁膜２７の底面部１６が、Ｎ−エピタキシャル層１８
とＰ型ボディ層１９との境界面より浅くなるように形成
している。さらに、ゲート絶縁膜２７の内部空間には、
この内部空間を充填するようにゲート電極膜１１を堆積
形成している。よって、ゲート電極膜１１は、Ｎ−エピ
タキシャル層１８とＰ型ボディ層１９との境界面より浅
い部位に形成される。くわえて、ゲート電極膜１１の上
には、上部絶縁膜４１を形成している。
Ｎ−エピタキシャル層１８内部の比較的浅い部位に到達
するように溝１０を形成している。溝１０の周側面およ
び底面には、ゲート絶縁膜２７を密着形成されている。
このゲート絶縁膜２７は、その底面部１６の膜厚を周側
面部１５のそれよりも厚く形成している。また、ゲート
絶縁膜２７の底面部１６が、Ｎ−エピタキシャル層１８
とＰ型ボディ層１９との境界面より浅くなるように形成
している。さらに、ゲート絶縁膜２７の内部空間には、
この内部空間を充填するようにゲート電極膜１１を堆積
形成している。よって、ゲート電極膜１１は、Ｎ−エピ
タキシャル層１８とＰ型ボディ層１９との境界面より浅
い部位に形成される。くわえて、ゲート電極膜１１の上
には、上部絶縁膜４１を形成している。
【００２４】また、ゲート絶縁膜２７上には、層間絶縁
膜２２を形成している。くわえて、Ｐ＋型拡散領域２０
およびＮ＋型ソース領域２１ならびに層間絶縁膜２２上
には、ソース電極膜２４を形成している。さらに、N＋
型シリコン基板１７のもう一方の面には、ドレイン電極
膜２５を形成している。
膜２２を形成している。くわえて、Ｐ＋型拡散領域２０
およびＮ＋型ソース領域２１ならびに層間絶縁膜２２上
には、ソース電極膜２４を形成している。さらに、N＋
型シリコン基板１７のもう一方の面には、ドレイン電極
膜２５を形成している。
【００２５】そして、この半導体装置において、ソース
電極膜２４とドレイン電極膜２５との間に電圧を印加す
るとともに、ゲート電極膜１１とソース電極膜２４との
間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１
９のゲート絶縁膜２７との境界領域に反転層が形成され
てチャネルとなる。そして、ドレイン電極膜２５からソ
ース電極膜２４へこのチャネルを通って電流が流れる。
また、ゲート電極膜１１とソース電極膜２４との間の電
圧を所定閾値より低くすれば、この反転層が消滅して、
ドレイン電極膜２５とソース電極膜２４との間に電流は
流れない。
電極膜２４とドレイン電極膜２５との間に電圧を印加す
るとともに、ゲート電極膜１１とソース電極膜２４との
間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１
９のゲート絶縁膜２７との境界領域に反転層が形成され
てチャネルとなる。そして、ドレイン電極膜２５からソ
ース電極膜２４へこのチャネルを通って電流が流れる。
また、ゲート電極膜１１とソース電極膜２４との間の電
圧を所定閾値より低くすれば、この反転層が消滅して、
ドレイン電極膜２５とソース電極膜２４との間に電流は
流れない。
【００２６】また、本発明の第１の実施の形態に係る半
導体装置においては、ゲート電極膜１１をＮ−エピタキ
シャル層１８とＰ型ボディ層１９との境界面より浅く、
すなわちゲート電極膜１１の下端部がＮ−エピタキシャ
ル層１８とＰ型ボディ層１９との境界面よりも上方に位
置するように形成している。したがって、溝１０をＮ −
エピタキシャル層１８の比較的浅い部位に達する程度に
形成しても、ゲート絶縁膜２７の底面部１６の膜厚を厚
くして、ゲート絶縁膜２７の絶縁耐圧を十分に確保する
ことが可能である。さらに、溝１０を浅く形成できるの
で、ゲート絶縁膜２７の特定の部分に電界が集中するよ
うな事態を回避することができる。
導体装置においては、ゲート電極膜１１をＮ−エピタキ
シャル層１８とＰ型ボディ層１９との境界面より浅く、
すなわちゲート電極膜１１の下端部がＮ−エピタキシャ
ル層１８とＰ型ボディ層１９との境界面よりも上方に位
置するように形成している。したがって、溝１０をＮ −
エピタキシャル層１８の比較的浅い部位に達する程度に
形成しても、ゲート絶縁膜２７の底面部１６の膜厚を厚
くして、ゲート絶縁膜２７の絶縁耐圧を十分に確保する
ことが可能である。さらに、溝１０を浅く形成できるの
で、ゲート絶縁膜２７の特定の部分に電界が集中するよ
うな事態を回避することができる。
【００２７】また、ゲート電極膜１１の下端部をＮ−エ
ピタキシャル層１８とＰ型ボディ層１９との境界面より
も上方に位置させても、オン抵抗Ｒｏｎを十分に引き下
げることが可能である。図２８は、本発明の第１の実施
の形態に係る半導体装置の実験例を示す説明図である。
図中、Ａは溝１０の幅、ＢはＰ型ボディ層１９の厚さ、
Ｃは溝１０の深さ、Ｄはゲート絶縁膜２７の周側面部１
５の厚さ、Ｘは半導体装置の表面からゲート電極膜１１
の下端部までの深さを示す変数である。なお、他の符号
は、図１のものと同じである。図２８に示した実験例に
おいては、Ａを０．８μｍ、Ｂを１．３μｍ、Ｃを１．
６μｍ、Ｄを５０ｎｍとした。そして、オン抵抗Ｒｏｎ
の測定においては、ソース電極膜２４とドレイン電極膜
２５との間に１０Ｖ印加するとともに、ゲート電極膜１
１とソース電極膜２４との間にも１０Ｖ印加し、静電容
量Ｃｉｓｓの測定においては、それぞれ０Ｖ、１０Ｖず
つ印加するものとした。
ピタキシャル層１８とＰ型ボディ層１９との境界面より
も上方に位置させても、オン抵抗Ｒｏｎを十分に引き下
げることが可能である。図２８は、本発明の第１の実施
の形態に係る半導体装置の実験例を示す説明図である。
図中、Ａは溝１０の幅、ＢはＰ型ボディ層１９の厚さ、
Ｃは溝１０の深さ、Ｄはゲート絶縁膜２７の周側面部１
５の厚さ、Ｘは半導体装置の表面からゲート電極膜１１
の下端部までの深さを示す変数である。なお、他の符号
は、図１のものと同じである。図２８に示した実験例に
おいては、Ａを０．８μｍ、Ｂを１．３μｍ、Ｃを１．
６μｍ、Ｄを５０ｎｍとした。そして、オン抵抗Ｒｏｎ
の測定においては、ソース電極膜２４とドレイン電極膜
２５との間に１０Ｖ印加するとともに、ゲート電極膜１
１とソース電極膜２４との間にも１０Ｖ印加し、静電容
量Ｃｉｓｓの測定においては、それぞれ０Ｖ、１０Ｖず
つ印加するものとした。
【００２８】図３１は、本発明の第１の実施の形態に係
る半導体装置の実験例におけるオン抵抗Ｒｏｎと静電容
量Ｃｉｓｓとの関係を示す説明図である。この図におい
ては、Ｘを１．５５μｍとしたときのオン抵抗Ｒｏｎと
静電容量Ｃｉｓｓとの積を１．０としている。なお、上
記の実験および以下に述べる実験においては、Ｃｒｓ ｓ
ではなくＣｉｓｓを測定対象としているが、これらの実
験条件ではＣＧＳはほぼ一定となり、Ｃｉｓｓ＝ＣＧＳ
＋ＣＧＤ、Ｃｒｓｓ＝ＣＧＤの関係にあることを勘案す
れば、Ｘ、Ｙ、Ｚの各変数に対するＣｉｓｓの変化をＣ
ｒｓｓの変化と見なせるのでＣｉｓｓを用いた。
る半導体装置の実験例におけるオン抵抗Ｒｏｎと静電容
量Ｃｉｓｓとの関係を示す説明図である。この図におい
ては、Ｘを１．５５μｍとしたときのオン抵抗Ｒｏｎと
静電容量Ｃｉｓｓとの積を１．０としている。なお、上
記の実験および以下に述べる実験においては、Ｃｒｓ ｓ
ではなくＣｉｓｓを測定対象としているが、これらの実
験条件ではＣＧＳはほぼ一定となり、Ｃｉｓｓ＝ＣＧＳ
＋ＣＧＤ、Ｃｒｓｓ＝ＣＧＤの関係にあることを勘案す
れば、Ｘ、Ｙ、Ｚの各変数に対するＣｉｓｓの変化をＣ
ｒｓｓの変化と見なせるのでＣｉｓｓを用いた。
【００２９】図３１に示すように、図２８の構成におい
て、オン抵抗Ｒｏｎと静電容量Ｃｉ ｓｓとの積は、Ｘを
ほぼ１．０μｍないし１．２μｍの範囲とした場合が最
も小さくなる。したがって、ゲート電極膜１１の深さ
は、この範囲、すなわちゲート電極膜１１の下端部がＮ
−エピタキシャル層１８とＰ型ボディ層１９との境界面
よりも上方に位置させることが有利と言える。
て、オン抵抗Ｒｏｎと静電容量Ｃｉ ｓｓとの積は、Ｘを
ほぼ１．０μｍないし１．２μｍの範囲とした場合が最
も小さくなる。したがって、ゲート電極膜１１の深さ
は、この範囲、すなわちゲート電極膜１１の下端部がＮ
−エピタキシャル層１８とＰ型ボディ層１９との境界面
よりも上方に位置させることが有利と言える。
【００３０】さらに、本発明の第２の実施の形態に係る
半導体装置を図面に基づいて詳細に説明する。図２は、
本発明の第２の実施の形態に係る半導体装置を示す断面
図である。図中、１２はゲート電極膜上部、１３はゲー
ト電極膜下部、１４は下側周側面部、２９は上側周側面
部である。その他の符号は、図１のものと同じである。
半導体装置を図面に基づいて詳細に説明する。図２は、
本発明の第２の実施の形態に係る半導体装置を示す断面
図である。図中、１２はゲート電極膜上部、１３はゲー
ト電極膜下部、１４は下側周側面部、２９は上側周側面
部である。その他の符号は、図１のものと同じである。
【００３１】本発明の第２の実施の形態に係る半導体装
置の断面構造は、図２に示すように、ゲート絶縁膜２７
において下側周側面部１４の膜厚を上側周側面部２９の
膜厚よりも厚くしている。したがって、ゲート電極膜上
部１２の膜厚は、ゲート電極膜下部１３の膜厚よりも厚
くなっている。その他の部分の構造は、上述の第１の実
施の形態のものと同じである。
置の断面構造は、図２に示すように、ゲート絶縁膜２７
において下側周側面部１４の膜厚を上側周側面部２９の
膜厚よりも厚くしている。したがって、ゲート電極膜上
部１２の膜厚は、ゲート電極膜下部１３の膜厚よりも厚
くなっている。その他の部分の構造は、上述の第１の実
施の形態のものと同じである。
【００３２】したがって、本発明の第２の実施の形態に
おいては、ゲート絶縁膜２７の底面部１６の膜厚に加え
て、下側周側面部１４の膜厚も他の部分より厚く形成す
ることにより、本発明の第１の実施の形態よりもオン抵
抗Ｒｏｎの低減させている。なお、本発明の第２の実施
の形態においては、ゲート電極膜上部１２をＮ−エピタ
キシャル層１８とＰ型ボディ層１９との境界面よりも上
方に位置させるとともに、ゲート電極膜下部１３の下端
部がこの境界面よりも下方に位置するように形成しても
よい。また、ゲート電極膜下部１３は、例えば中間部分
の膜厚を上下端部よりも厚くしたり、漏斗状やドーム状
に形成するなど他の形態にしても良い。
おいては、ゲート絶縁膜２７の底面部１６の膜厚に加え
て、下側周側面部１４の膜厚も他の部分より厚く形成す
ることにより、本発明の第１の実施の形態よりもオン抵
抗Ｒｏｎの低減させている。なお、本発明の第２の実施
の形態においては、ゲート電極膜上部１２をＮ−エピタ
キシャル層１８とＰ型ボディ層１９との境界面よりも上
方に位置させるとともに、ゲート電極膜下部１３の下端
部がこの境界面よりも下方に位置するように形成しても
よい。また、ゲート電極膜下部１３は、例えば中間部分
の膜厚を上下端部よりも厚くしたり、漏斗状やドーム状
に形成するなど他の形態にしても良い。
【００３３】以下に、本発明の第２の実施の形態に係る
半導体装置の２つの実験例について説明する。図２９
は、本発明の第２の実施の形態に係る半導体装置の第１
の実験例を示す説明図である。図中、Ｄはゲート電極膜
上部１２に接するゲート絶縁膜２７の上側周側面部２９
の厚さ、Ｅはゲート電極膜下部１３の下端部と溝１０の
底面との距離、Ｆはゲート電極膜下部１３の周側面と溝
１０の周側面との距離、Ｙは半導体装置の表面からゲー
ト電極膜上部１２の下端部までの深さを示す変数であ
る。なお、他の符号は、図２８のものと同じである。図
２９に示した実験例においては、Ａを０．８μｍ、Ｂを
１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎｍ、Ｅおよび
Ｆを０．２５μｍとした。この構成において、ソース電
極膜２４とドレイン電極膜２５との間、およびゲート電
極膜１１とソース電極膜２４との間に、図２８に示した
実験と同様の電圧を印加した。
半導体装置の２つの実験例について説明する。図２９
は、本発明の第２の実施の形態に係る半導体装置の第１
の実験例を示す説明図である。図中、Ｄはゲート電極膜
上部１２に接するゲート絶縁膜２７の上側周側面部２９
の厚さ、Ｅはゲート電極膜下部１３の下端部と溝１０の
底面との距離、Ｆはゲート電極膜下部１３の周側面と溝
１０の周側面との距離、Ｙは半導体装置の表面からゲー
ト電極膜上部１２の下端部までの深さを示す変数であ
る。なお、他の符号は、図２８のものと同じである。図
２９に示した実験例においては、Ａを０．８μｍ、Ｂを
１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎｍ、Ｅおよび
Ｆを０．２５μｍとした。この構成において、ソース電
極膜２４とドレイン電極膜２５との間、およびゲート電
極膜１１とソース電極膜２４との間に、図２８に示した
実験と同様の電圧を印加した。
【００３４】図３２は、本発明の第２の実施の形態に係
る半導体装置の第１の実験例におけるオン抵抗Ｒｏｎと
静電容量Ｃｉｓｓとの関係を示す説明図である。この図
においては、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積
を示す指標値は、図２８における実験例と同じ数値を示
すものである。図３２に示すように、図２９の構成にお
いて、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積は、Ｙ
をほぼ０．８μｍないし１．０μｍの範囲とした場合が
最も小さくなる。また、この値は、第１の実施の形態に
係る実験例における値よりもわずかに小さい。したがっ
て、ゲート電極膜１１の中段近傍に段差を設け、ゲート
電極膜上部１２の下端部の深さを溝１０の深さに対して
概ね５０％〜６０％程度にした場合には、製造工程が複
雑にはなるが、図３１に示した例よりもさらに好適なも
のが得られる。
る半導体装置の第１の実験例におけるオン抵抗Ｒｏｎと
静電容量Ｃｉｓｓとの関係を示す説明図である。この図
においては、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積
を示す指標値は、図２８における実験例と同じ数値を示
すものである。図３２に示すように、図２９の構成にお
いて、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの積は、Ｙ
をほぼ０．８μｍないし１．０μｍの範囲とした場合が
最も小さくなる。また、この値は、第１の実施の形態に
係る実験例における値よりもわずかに小さい。したがっ
て、ゲート電極膜１１の中段近傍に段差を設け、ゲート
電極膜上部１２の下端部の深さを溝１０の深さに対して
概ね５０％〜６０％程度にした場合には、製造工程が複
雑にはなるが、図３１に示した例よりもさらに好適なも
のが得られる。
【００３５】図３０は、本発明の第２の実施の形態に係
る半導体装置の第２の実験例を示す説明図である。図
中、Ｇはゲート電極膜１１の長さ、Ｚはゲート電極膜上
部１２とゲート電極膜下部１３との水平方向の膜厚差を
示す変数である。なお、他の符号は、図２９のものと同
じである。図３０に示した実験例においては、Ａを０．
８μｍ、Ｂを１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎ
ｍ、Ｅを０．２５μｍとした。したがって、この実験例
では、ゲート電極膜上部１２の下端部は、Ｎ−エピタキ
シャル層１８とＰ型ボディ層１９との境界面よりも上方
に位置しているが、ゲート電極膜下部１３の下端部はこ
の境界面よりも下方に位置している。この構成におい
て、ソース電極膜２４とドレイン電極膜２５との間、お
よびゲート電極膜１１とソース電極膜２４との間に、図
２８に示した実験と同様の電圧を印加した。
る半導体装置の第２の実験例を示す説明図である。図
中、Ｇはゲート電極膜１１の長さ、Ｚはゲート電極膜上
部１２とゲート電極膜下部１３との水平方向の膜厚差を
示す変数である。なお、他の符号は、図２９のものと同
じである。図３０に示した実験例においては、Ａを０．
８μｍ、Ｂを１．３μｍ、Ｃを１．６μｍ、Ｄを５０ｎ
ｍ、Ｅを０．２５μｍとした。したがって、この実験例
では、ゲート電極膜上部１２の下端部は、Ｎ−エピタキ
シャル層１８とＰ型ボディ層１９との境界面よりも上方
に位置しているが、ゲート電極膜下部１３の下端部はこ
の境界面よりも下方に位置している。この構成におい
て、ソース電極膜２４とドレイン電極膜２５との間、お
よびゲート電極膜１１とソース電極膜２４との間に、図
２８に示した実験と同様の電圧を印加した。
【００３６】図３３は、本発明の第２の実施の形態に係
る半導体装置の第２の実験例におけるオン抵抗Ｒｏｎと
静電容量Ｃｉｓｓとの関係を示す説明図である。図３３
に示すように、図３０の構成において、オン抵抗Ｒｏｎ
と静電容量Ｃｉｓｓとの積は、Ｚをほぼ０．１μｍない
し０．３μｍの範囲とした場合が最も小さくなる。した
がって、ゲート電極膜上部１２の膜厚に対してゲート電
極膜下部１３の膜厚を概ね３０〜８５％程度とすること
が最も好ましいと言える。また、この実験例において
は、ゲート電極膜下部１３の下端部がＮ−エピタキシャ
ル層１８とＰ型ボディ層１９との境界面よりも下方に位
置しているが、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの
積から判断する限り、実験例１に対して特段不利になる
ことはなかった。したがって、ゲート電極膜１１は、オ
ン抵抗Ｒｏｎと静電容量Ｃｉｓｓの双方を勘案する場
合、その長さを溝１０の深さに対して概ね５０％〜６０
％程度とし、中段付近に段差を設け、ゲート電極膜上部
１２の膜厚に対してゲート電極膜下部１３の膜厚を概ね
３０〜８５％程度とすることが最も好ましいと言える。
る半導体装置の第２の実験例におけるオン抵抗Ｒｏｎと
静電容量Ｃｉｓｓとの関係を示す説明図である。図３３
に示すように、図３０の構成において、オン抵抗Ｒｏｎ
と静電容量Ｃｉｓｓとの積は、Ｚをほぼ０．１μｍない
し０．３μｍの範囲とした場合が最も小さくなる。した
がって、ゲート電極膜上部１２の膜厚に対してゲート電
極膜下部１３の膜厚を概ね３０〜８５％程度とすること
が最も好ましいと言える。また、この実験例において
は、ゲート電極膜下部１３の下端部がＮ−エピタキシャ
ル層１８とＰ型ボディ層１９との境界面よりも下方に位
置しているが、オン抵抗Ｒｏｎと静電容量Ｃｉｓｓとの
積から判断する限り、実験例１に対して特段不利になる
ことはなかった。したがって、ゲート電極膜１１は、オ
ン抵抗Ｒｏｎと静電容量Ｃｉｓｓの双方を勘案する場
合、その長さを溝１０の深さに対して概ね５０％〜６０
％程度とし、中段付近に段差を設け、ゲート電極膜上部
１２の膜厚に対してゲート電極膜下部１３の膜厚を概ね
３０〜８５％程度とすることが最も好ましいと言える。
【００３７】さらに、本発明の第２の実施の形態に係る
半導体装置の製造工程について説明する。図５〜図２６
は、本発明の第２の実施の形態に係る半導体装置の製造
工程を説明する断面図（ａ）〜本発明の第２の実施の形
態に係る半導体装置の製造工程を説明する断面図（ｖ）
である。これらの図中、３１，３６，４１，４２はシリ
コン酸化膜、３２，４５はフォトレジスト膜、３３，３
４は開口部、３５は溝、３７はシリコン窒化膜、３８，
３９，４０は溝内周面、４３はポリシリコン膜、４４は
段差部である。
半導体装置の製造工程について説明する。図５〜図２６
は、本発明の第２の実施の形態に係る半導体装置の製造
工程を説明する断面図（ａ）〜本発明の第２の実施の形
態に係る半導体装置の製造工程を説明する断面図（ｖ）
である。これらの図中、３１，３６，４１，４２はシリ
コン酸化膜、３２，４５はフォトレジスト膜、３３，３
４は開口部、３５は溝、３７はシリコン窒化膜、３８，
３９，４０は溝内周面、４３はポリシリコン膜、４４は
段差部である。
【００３８】まず、図５に示すように、抵抗率を３×１
０−３Ω・ｃｍとしたN＋型シリコン基板１７の表面上
に、エピタキシャル成長によって、ドレイン層として厚
さ４〜５μｍで抵抗率を０．３Ω・ｃｍのＮ−エピタキ
シャル層１８を形成する。なお、これらの抵抗率を適宜
変更してもよい。
０−３Ω・ｃｍとしたN＋型シリコン基板１７の表面上
に、エピタキシャル成長によって、ドレイン層として厚
さ４〜５μｍで抵抗率を０．３Ω・ｃｍのＮ−エピタキ
シャル層１８を形成する。なお、これらの抵抗率を適宜
変更してもよい。
【００３９】さらに、図６に示すように、熱酸化処理を
行なって、Ｎ−エピタキシャル層１８の表面全体にシリ
コン酸化膜３１を形成する。次に、図７に示すように、
シリコン酸化膜３１の表面全体にフォトレジストを塗布
してフォトレジスト膜３２を形成する。そして、フォト
レジスト膜３２の露光、現像を行なって溝１０を形成す
る部位に開口部３３を設け、溝１０を形成する部位のシ
リコン酸化膜３１を露出させる。
行なって、Ｎ−エピタキシャル層１８の表面全体にシリ
コン酸化膜３１を形成する。次に、図７に示すように、
シリコン酸化膜３１の表面全体にフォトレジストを塗布
してフォトレジスト膜３２を形成する。そして、フォト
レジスト膜３２の露光、現像を行なって溝１０を形成す
る部位に開口部３３を設け、溝１０を形成する部位のシ
リコン酸化膜３１を露出させる。
【００４０】次に、図８に示すように、フォトレジスト
膜３２をマスクとしてシリコン酸化膜３１をドライエッ
チングし、開口部３４を形成して溝１０を形成する部位
のＮ −エピタキシャル層１８を露出させる。そして、図
９に示すように、シリコン酸化膜３１をマスクとして溝
３５を形成する。
膜３２をマスクとしてシリコン酸化膜３１をドライエッ
チングし、開口部３４を形成して溝１０を形成する部位
のＮ −エピタキシャル層１８を露出させる。そして、図
９に示すように、シリコン酸化膜３１をマスクとして溝
３５を形成する。
【００４１】さらに、図１０に示すように、熱酸化処理
を行なって、シリコン酸化膜３１の表面全体および溝３
５の内周面にシリコン酸化膜を形成する。この処理によ
って、溝３５の内周面に露出していたＮ−エピタキシャ
ル層１８は、シリコン酸化膜３６によって覆われる。続
けて、図１１に示すように、ＣＶＤ法によって、シリコ
ン酸化膜３１および溝３５の内周面のシリコン酸化膜３
６の表面全体にシリコン窒化膜３７を堆積形成する。
を行なって、シリコン酸化膜３１の表面全体および溝３
５の内周面にシリコン酸化膜を形成する。この処理によ
って、溝３５の内周面に露出していたＮ−エピタキシャ
ル層１８は、シリコン酸化膜３６によって覆われる。続
けて、図１１に示すように、ＣＶＤ法によって、シリコ
ン酸化膜３１および溝３５の内周面のシリコン酸化膜３
６の表面全体にシリコン窒化膜３７を堆積形成する。
【００４２】次に、図１２に示すように、シリコン窒化
膜３７に対する異方性エッチングによって、シリコン酸
化膜３１の表面および溝３５の底面のシリコン窒化膜３
７を除去する。この処理によって、シリコン窒化膜３７
は、溝３５の周側面にのみ残る。さらに、図１３に示す
ように、ドライエッチングによって、シリコン酸化膜３
１の上部および溝３５の底面のシリコン酸化膜３６の全
部を除去する。この処理によって、溝３５の底面にＮ−
エピタキシャル層１８が露出する。
膜３７に対する異方性エッチングによって、シリコン酸
化膜３１の表面および溝３５の底面のシリコン窒化膜３
７を除去する。この処理によって、シリコン窒化膜３７
は、溝３５の周側面にのみ残る。さらに、図１３に示す
ように、ドライエッチングによって、シリコン酸化膜３
１の上部および溝３５の底面のシリコン酸化膜３６の全
部を除去する。この処理によって、溝３５の底面にＮ−
エピタキシャル層１８が露出する。
【００４３】続けて、図１４に示すように、溝３５の底
面に露出したＮ−エピタキシャル層１８に対する異方性
エッチングによって、溝３５をＮ−エピタキシャル層１
８の内部にまで掘り下げる。この段階において、溝の掘
り下げが完了し、溝１０が形成された状態になる。さら
に、図１５に示すように、熱酸化処理を行なって、溝１
０の下部に露出しているＮ−エピタキシャル層１８を酸
化する。
面に露出したＮ−エピタキシャル層１８に対する異方性
エッチングによって、溝３５をＮ−エピタキシャル層１
８の内部にまで掘り下げる。この段階において、溝の掘
り下げが完了し、溝１０が形成された状態になる。さら
に、図１５に示すように、熱酸化処理を行なって、溝１
０の下部に露出しているＮ−エピタキシャル層１８を酸
化する。
【００４４】次に、図１６に示すように、溝１０の周側
面に残ったシリコン窒化膜３７をドライエッチングによ
って除去し、溝内周面３８のシリコン酸化膜３６を露出
させる。この状態において、溝１０の内周面は、その全
体にわたってシリコン酸化膜が露出した状態になり、段
差部４４を境にして幅の異なる上下２段の溝が形成され
た状態となる。そして、図１７に示すように、ウェット
エッチングによって、Ｎ−エピタキシャル層１８状のシ
リコン酸化膜３１の一部および溝１０の上段の内周面の
シリコン酸化膜３６のすべてを除去し、溝内周面３９を
露出させる。この処理によって、表面が荒れたシリコン
酸化膜が除去される。
面に残ったシリコン窒化膜３７をドライエッチングによ
って除去し、溝内周面３８のシリコン酸化膜３６を露出
させる。この状態において、溝１０の内周面は、その全
体にわたってシリコン酸化膜が露出した状態になり、段
差部４４を境にして幅の異なる上下２段の溝が形成され
た状態となる。そして、図１７に示すように、ウェット
エッチングによって、Ｎ−エピタキシャル層１８状のシ
リコン酸化膜３１の一部および溝１０の上段の内周面の
シリコン酸化膜３６のすべてを除去し、溝内周面３９を
露出させる。この処理によって、表面が荒れたシリコン
酸化膜が除去される。
【００４５】続けて、図１８に示すように、再び熱酸化
処理を行なって、シリコン酸化膜３１および溝１０の内
周面にシリコン酸化膜４２を形成する。この処理によっ
て、溝１０の上段の内周面に再びシリコン酸化膜が形成
されて、溝内周面４０がシリコン酸化膜で覆われる。次
に、図１９に示すように、ＣＶＤ法によって、リンをド
ープしたポリシリコンを溝１０の内部空間およびシリコ
ン酸化膜３１上に堆積してポリシリコン膜４３を形成す
る。
処理を行なって、シリコン酸化膜３１および溝１０の内
周面にシリコン酸化膜４２を形成する。この処理によっ
て、溝１０の上段の内周面に再びシリコン酸化膜が形成
されて、溝内周面４０がシリコン酸化膜で覆われる。次
に、図１９に示すように、ＣＶＤ法によって、リンをド
ープしたポリシリコンを溝１０の内部空間およびシリコ
ン酸化膜３１上に堆積してポリシリコン膜４３を形成す
る。
【００４６】続けて、図２０に示すようにドライエッチ
ングによって、シリコン酸化膜３１上のすべてのポリシ
リコン膜４３を除去するとともに、溝１０の内部のポリ
シリコン膜４３のうちＮ−エピタキシャル層１８の表面
よりわずかに深い部位から上方のものを除去する。この
処理によって、溝１０の内部にゲート電極膜１１が形成
される。また、溝１０の段差部４４によって、ゲート電
極膜上部１２の膜厚は、ゲート電極膜下部１３の膜厚よ
りも厚くなる。次に、図２１に示すように、ドライエッ
チングによって、Ｎ−エピタキシャル層１８上のすべて
のシリコン酸化膜３１を除去するとともに、ゲート絶縁
膜４２のうちゲート電極膜１１の表面よりわずかに深い
部位から上方のものを除去する。
ングによって、シリコン酸化膜３１上のすべてのポリシ
リコン膜４３を除去するとともに、溝１０の内部のポリ
シリコン膜４３のうちＮ−エピタキシャル層１８の表面
よりわずかに深い部位から上方のものを除去する。この
処理によって、溝１０の内部にゲート電極膜１１が形成
される。また、溝１０の段差部４４によって、ゲート電
極膜上部１２の膜厚は、ゲート電極膜下部１３の膜厚よ
りも厚くなる。次に、図２１に示すように、ドライエッ
チングによって、Ｎ−エピタキシャル層１８上のすべて
のシリコン酸化膜３１を除去するとともに、ゲート絶縁
膜４２のうちゲート電極膜１１の表面よりわずかに深い
部位から上方のものを除去する。
【００４７】そして、図２２に示すように、熱酸化処理
によって、Ｎ−エピタキシャル層１８、ゲート電極膜１
１およびゲート絶縁膜４２上にシリコン酸化膜４１を形
成する。さらに、ホウ素イオン（Ｂ＋）をＮ−エピタキ
シャル層１８に注入し、Ｎ−エピタキシャル層１８の内
部で拡散させてＰ型ボディ層１９を形成する。この際、
Ｐ型ボディ層１９とＮ−エピタキシャル層１８との境界
面が溝１０の段差部４４よりも深くなるようにする。次
に、図２３に示すように、シリコン酸化膜４１の表面全
体にフォトレジストを塗布して露光、現像し、フォトレ
ジスト膜４５を形成する。そして、フォトレジスト膜４
５をマスクとしてホウ素イオン（Ｂ＋）をＰ型ボディ層
１９に注入する。さらに、フォトレジスト膜４５を除去
後に加熱処理を行ない、ホウ素イオン（Ｂ＋）をＰ型ボ
ディ層１９の内部で拡散させてＰ ＋型拡散領域２０を形
成する。
によって、Ｎ−エピタキシャル層１８、ゲート電極膜１
１およびゲート絶縁膜４２上にシリコン酸化膜４１を形
成する。さらに、ホウ素イオン（Ｂ＋）をＮ−エピタキ
シャル層１８に注入し、Ｎ−エピタキシャル層１８の内
部で拡散させてＰ型ボディ層１９を形成する。この際、
Ｐ型ボディ層１９とＮ−エピタキシャル層１８との境界
面が溝１０の段差部４４よりも深くなるようにする。次
に、図２３に示すように、シリコン酸化膜４１の表面全
体にフォトレジストを塗布して露光、現像し、フォトレ
ジスト膜４５を形成する。そして、フォトレジスト膜４
５をマスクとしてホウ素イオン（Ｂ＋）をＰ型ボディ層
１９に注入する。さらに、フォトレジスト膜４５を除去
後に加熱処理を行ない、ホウ素イオン（Ｂ＋）をＰ型ボ
ディ層１９の内部で拡散させてＰ ＋型拡散領域２０を形
成する。
【００４８】続けて、新たにフォトレジストを塗布して
フォトレジスト膜を形成し、露光、現像後に、これをマ
スクとして砒素イオン（Ａｓ＋）をＰ型ボディ層１９に
注入する。そして、フォトレジスト膜を除去後に加熱処
理を行ない、拡散させてＮ＋型ソース領域２１を形成す
る。次に、図２４に示すように、ＣＶＤ法によって、シ
リコン酸化膜４１の表面全体にＰＳＧ（Ｐｈｏｓｏ−Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。そして、
再びフォトレジストを塗布してフォトレジスト膜を形成
し、露光、現像する。次に、図２５に示すように、この
フォトレジスト膜をマスクとして、上部絶縁膜４１およ
びこのＰＳＧ膜の溝１０を覆う部分とその近傍部分が残
るようにドライエッチングを行なう。残ったＰＳＧ膜
は、層間絶縁膜２２となる。
フォトレジスト膜を形成し、露光、現像後に、これをマ
スクとして砒素イオン（Ａｓ＋）をＰ型ボディ層１９に
注入する。そして、フォトレジスト膜を除去後に加熱処
理を行ない、拡散させてＮ＋型ソース領域２１を形成す
る。次に、図２４に示すように、ＣＶＤ法によって、シ
リコン酸化膜４１の表面全体にＰＳＧ（Ｐｈｏｓｏ−Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。そして、
再びフォトレジストを塗布してフォトレジスト膜を形成
し、露光、現像する。次に、図２５に示すように、この
フォトレジスト膜をマスクとして、上部絶縁膜４１およ
びこのＰＳＧ膜の溝１０を覆う部分とその近傍部分が残
るようにドライエッチングを行なう。残ったＰＳＧ膜
は、層間絶縁膜２２となる。
【００４９】最後に、図２６に示すように、層間絶縁膜
２２およびＰ型ボディ層１９の表面にアルミニウムをス
パッタしてアルミニウム膜を形成し、フォトレジストを
塗布して露光、現像する。そして、図示しない不要部分
をドライエッチングによって除去し、ソース電極膜２４
を形成する。さらに、N＋型シリコン基板１７の裏面側
に、金属薄膜を蒸着することによってドレイン電極膜２
５を形成する。
２２およびＰ型ボディ層１９の表面にアルミニウムをス
パッタしてアルミニウム膜を形成し、フォトレジストを
塗布して露光、現像する。そして、図示しない不要部分
をドライエッチングによって除去し、ソース電極膜２４
を形成する。さらに、N＋型シリコン基板１７の裏面側
に、金属薄膜を蒸着することによってドレイン電極膜２
５を形成する。
【００５０】以上の製造工程によれば、上下で膜厚の異
なるゲート電極膜１１を容易に形成することができる。
なお、上述の工程においては、Ｎ−エピタキシャル層１
８をエピタキシャル成長によって形成するものとした
が、表面拡散法で形成してもよい。また、ソース電極膜
２４をアルミニウムで形成するものとしたが、銅など他
の金属を用いて形成しても良い。
なるゲート電極膜１１を容易に形成することができる。
なお、上述の工程においては、Ｎ−エピタキシャル層１
８をエピタキシャル成長によって形成するものとした
が、表面拡散法で形成してもよい。また、ソース電極膜
２４をアルミニウムで形成するものとしたが、銅など他
の金属を用いて形成しても良い。
【００５１】また、ゲート電極膜１１は、膜厚を上下２
段で異なる構成としたが、さらに多段階で膜厚が異なる
ものとしても良い。図３は、本発明の第３の実施の形態
に係る半導体装置を示す断面図である。図中の符号は、
図１に用いたものと同じである。図３に示すように、本
発明の第３の実施の形態に係る半導体装置においては、
ゲート電極膜１１の膜厚を上下３段階で変化させてい
る。
段で異なる構成としたが、さらに多段階で膜厚が異なる
ものとしても良い。図３は、本発明の第３の実施の形態
に係る半導体装置を示す断面図である。図中の符号は、
図１に用いたものと同じである。図３に示すように、本
発明の第３の実施の形態に係る半導体装置においては、
ゲート電極膜１１の膜厚を上下３段階で変化させてい
る。
【００５２】さらに、本発明の第４の実施の形態を図面
に基づいて詳細に説明する。図４は、本発明の第４の実
施の形態に係る半導体装置を示す断面図である。図中、
２３はゲート電極膜の表面と溝の内周面との距離、２６
はゲート電極膜の表面である。その他の符号は、図１に
用いたものと同じである。図４に示すように、本発明の
第４の実施の形態に係る半導体装置においては、ゲート
電極膜の表面２６を曲面として形成し、ゲート電極膜の
表面と溝の内周面との距離２３を連続的に変化するもの
としている。
に基づいて詳細に説明する。図４は、本発明の第４の実
施の形態に係る半導体装置を示す断面図である。図中、
２３はゲート電極膜の表面と溝の内周面との距離、２６
はゲート電極膜の表面である。その他の符号は、図１に
用いたものと同じである。図４に示すように、本発明の
第４の実施の形態に係る半導体装置においては、ゲート
電極膜の表面２６を曲面として形成し、ゲート電極膜の
表面と溝の内周面との距離２３を連続的に変化するもの
としている。
【００５３】ゲート電極膜の形態については、以上のほ
かにも、例えば上部の膜厚一定にし、下部の膜厚を徐々
に薄くする、あるいは上部の膜厚を徐々に薄くし、下部
の膜厚を一定にするなど他の形態に形成しても良い。ま
た、以上説明した本発明の各実施の形態においては、Ｎ
チャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を
例として取り上げたが、Ｐチャネルトレンチゲート型パ
ワーＭＯＳＦＥＴの場合においても同様に適用できる。
さらに、トレンチゲート型パワーＭＯＳＦＥＴの構成を
有する半導体装置ばかりでなく、ＩＧＢＴの構成を有す
る半導体装置にも好ましく適用できるものである。
かにも、例えば上部の膜厚一定にし、下部の膜厚を徐々
に薄くする、あるいは上部の膜厚を徐々に薄くし、下部
の膜厚を一定にするなど他の形態に形成しても良い。ま
た、以上説明した本発明の各実施の形態においては、Ｎ
チャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を
例として取り上げたが、Ｐチャネルトレンチゲート型パ
ワーＭＯＳＦＥＴの場合においても同様に適用できる。
さらに、トレンチゲート型パワーＭＯＳＦＥＴの構成を
有する半導体装置ばかりでなく、ＩＧＢＴの構成を有す
る半導体装置にも好ましく適用できるものである。
【００５４】
【発明の効果】以上のように、本発明は、ゲート電極膜
の下端部をソース領域よりも深くかつドレイン層と導電
領域との境界面よりも浅い範囲内に位置するようにした
ことによって、オン抵抗を低くしつつゲート電極膜とド
レイン層との間の静電容量を小さくでき、かつゲート絶
縁膜の絶縁耐圧を確保することが可能になる。
の下端部をソース領域よりも深くかつドレイン層と導電
領域との境界面よりも浅い範囲内に位置するようにした
ことによって、オン抵抗を低くしつつゲート電極膜とド
レイン層との間の静電容量を小さくでき、かつゲート絶
縁膜の絶縁耐圧を確保することが可能になる。
【図１】本発明の第１の実施の半導体装置を示す説明図
であり、（ａ）は半導体装置のセルの配置を示す平面図
であり、（ｂ）はＢ−Ｂ線断面図である。
であり、（ａ）は半導体装置のセルの配置を示す平面図
であり、（ｂ）はＢ−Ｂ線断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置を
示す断面図である。
示す断面図である。
【図３】本発明の第３の実施の形態に係る半導体装置を
示す断面図である。
示す断面図である。
【図４】本発明の第４の実施の形態に係る半導体装置を
示す断面図である。
示す断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の
製造工程を説明する断面図（ａ）である。
製造工程を説明する断面図（ａ）である。
【図６】本発明の第２の実施の形態に係る半導体装置の
製造工程を説明する断面図（ｂ）である。
製造工程を説明する断面図（ｂ）である。
【図７】本発明の第２の実施の形態に係る半導体装置の
製造工程を説明する断面図（ｃ）である。
製造工程を説明する断面図（ｃ）である。
【図８】本発明の第２の実施の形態に係る半導体装置の
製造工程を説明する断面図（ｄ）である。
製造工程を説明する断面図（ｄ）である。
【図９】本発明の第２の実施の形態に係る半導体装置の
製造工程を説明する断面図（ｅ）である。
製造工程を説明する断面図（ｅ）である。
【図１０】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｆ）である。
の製造工程を説明する断面図（ｆ）である。
【図１１】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｇ）である。
の製造工程を説明する断面図（ｇ）である。
【図１２】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｈ）である。
の製造工程を説明する断面図（ｈ）である。
【図１３】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｉ）である。
の製造工程を説明する断面図（ｉ）である。
【図１４】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｊ）である。
の製造工程を説明する断面図（ｊ）である。
【図１５】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｋ）である。
の製造工程を説明する断面図（ｋ）である。
【図１６】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｌ）である。
の製造工程を説明する断面図（ｌ）である。
【図１７】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｍ）である。
の製造工程を説明する断面図（ｍ）である。
【図１８】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｎ）である。
の製造工程を説明する断面図（ｎ）である。
【図１９】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｏ）である。
の製造工程を説明する断面図（ｏ）である。
【図２０】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｐ）である。
の製造工程を説明する断面図（ｐ）である。
【図２１】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｑ）である。
の製造工程を説明する断面図（ｑ）である。
【図２２】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｒ）である。
の製造工程を説明する断面図（ｒ）である。
【図２３】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｓ）である。
の製造工程を説明する断面図（ｓ）である。
【図２４】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｔ）である。
の製造工程を説明する断面図（ｔ）である。
【図２５】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｕ）である。
の製造工程を説明する断面図（ｕ）である。
【図２６】本発明の第２の実施の形態に係る半導体装置
の製造工程を説明する断面図（ｖ）である。
の製造工程を説明する断面図（ｖ）である。
【図２７】図２７は、セルの別の配置の一例を示す平面
図である。
図である。
【図２８】図２８は、本発明の第１の実施の形態に係る
半導体装置の実験例を示す説明図である。
半導体装置の実験例を示す説明図である。
【図２９】本発明の第２の実施の形態に係る半導体装置
の第１の実験例を示す説明図である。
の第１の実験例を示す説明図である。
【図３０】本発明の第２の実施の形態に係る半導体装置
の第２の実験例を示す説明図である。
の第２の実験例を示す説明図である。
【図３１】図３１は、本発明の第１の実施の形態に係る
半導体装置の実験例におけるオン抵抗Ｒｏｎと静電容量
Ｃｉｓｓとの関係を示す説明図である。
半導体装置の実験例におけるオン抵抗Ｒｏｎと静電容量
Ｃｉｓｓとの関係を示す説明図である。
【図３２】本発明の第２の実施の形態に係る半導体装置
の第１の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃ
ｉｓｓとの関係を示す説明図である。
の第１の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃ
ｉｓｓとの関係を示す説明図である。
【図３３】本発明の第２の実施の形態に係る半導体装置
の第２の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃ
ｉｓｓとの関係を示す説明図である。
の第２の実験例におけるオン抵抗Ｒｏｎと静電容量Ｃ
ｉｓｓとの関係を示す説明図である。
【図３４】従来技術に係るトレンチゲート型パワーＭＯ
ＳＦＥＴ型の半導体装置の一例を示す説明図であり、
（ａ）は半導体装置の平面図であり、（ｂ）はＡ−Ａ線
断面図である。
ＳＦＥＴ型の半導体装置の一例を示す説明図であり、
（ａ）は半導体装置の平面図であり、（ｂ）はＡ−Ａ線
断面図である。
１ａ〜１ｅ セル １０ 溝 １１ ゲート電極膜 １２ ゲート電極膜上部 １３ ゲート電極膜下部 １４ 下側周側面部 １５ 周側面部 １６ 底面部 １７ N＋型シリコン基板 １８ Ｎ−エピタキシャル層 １９ Ｐ型ボディ層 ２０ Ｐ＋型拡散領域 ２１ Ｎ＋型ソース領域 ２２ ポリシリコン絶縁膜 ２３ ゲート電極膜の表面 ２４ ソース電極膜 ２５ ドレイン電極膜 ２６ ゲート電極膜の表面と溝の内周面との距離 ２７ ゲート絶縁膜 ２９ 上側周側面部 ３１ シリコン酸化膜 ３２ フォトレジスト膜 ３３ 開口部 ３４ 開口部 ３５ 溝 ３６ シリコン酸化膜 ３７ シリコン窒化膜 ３８ 溝内周面 ３９ 溝内周面 ４０ 溝内周面 ４１ シリコン酸化膜 ４２ シリコン酸化膜 ４３ ポリシリコン膜 ４４ 段差部 ４５ フォトレジスト膜 １００ａ〜１００ｅ セル １１０ 溝 １１１ ゲート電極膜 １１７ N＋型シリコン基板 １１８ Ｎ−エピタキシャル層 １１９ Ｐ型ボディ層 １２０ Ｐ＋型拡散領域 １２１ Ｎ＋型ソース領域 １２２ ポリシリコン絶縁膜 １２４ ソース電極膜 １２５ ドレイン電極膜 １２７ ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB40 CC01 CC05 DD06 EE05 EE15 FF06 GG09 GG18
Claims (5)
- 【請求項１】 第１導電型のドレイン層と、該ドレイン
層上に該第１導電型とは反対型の第２導電型の導電領域
とを形成してなる半導体基板と、 前記導電領域を開口し、前記ドレイン層に達して形成し
てなる溝と、 前記導電領域内に配置されるとともに、少なくとも一部
を前記溝の内周面に露出させて形成してなる第１導電型
のソース領域と、 前記溝の内周面に形成されるとともに、内周底面が前記
ソース領域よりも深くかつ前記ドレイン層と前記導電領
域との境界面よりも浅く位置するように形成してなるゲ
ート絶縁膜と、 前記ゲート絶縁膜の内周面に形成してなるゲート電極膜
と、 前記ゲート電極膜とは絶縁されるとともに、前記ソース
領域と接して形成してなるソース電極膜とを有すること
を特徴とする半導体装置。 - 【請求項２】 第１導電型のドレイン層と、該ドレイン
層上に配置される該第１導電型とは反対型の第２導電型
の導電領域とを形成してなる半導体基板と、 前記導電領域を開口し、前記ドレイン層に達して形成し
てなる溝と、 前記導電領域内に配置されるとともに、少なくとも一部
を前記溝の内周面に露出させて形成してなる第１導電型
のソース領域と、 前記溝の内周面に形成されるとともに、所定深さより深
い部分の膜厚を他の部分より厚く形成してなるゲート絶
縁膜と、 前記ゲート絶縁膜の内周面に形成してなるゲート電極膜
と、 前記ゲート電極膜とは絶縁されるとともに、前記ソース
領域と接して形成してなるソース電極膜とを有すること
を特徴とする半導体装置。 - 【請求項３】 前記所定深さは、前記ソース領域よりも
深くかつ前記ドレイン層と前記導電領域との境界面より
も浅い範囲内であることを特徴とする請求項２に記載の
半導体装置。 - 【請求項４】 第１導電型のドレイン層と、該ドレイン
層上に配置される該第１導電型とは反対型の第２導電型
の導電領域とを形成してなる半導体基板と、 前記導電領域を開口し、前記ドレイン層に達して形成し
てなる溝と、 前記導電領域内に配置されるとともに、少なくとも一部
を前記溝の内周面に露出して形成させてなる第１導電型
のソース領域と、 前記溝の内周面に形成されてなるとともに、前記導電領
域の開口側に行くに従って膜厚が薄くなるように形成し
てなるゲート絶縁膜と、 前記ゲート絶縁膜の内周面に形成してなるゲート電極膜
と、 前記ゲート電極膜とは絶縁されるとともに、前記ソース
領域と接して形成してなるソース電極膜とを有すること
を特徴とする半導体装置。 - 【請求項５】 第１導電型のドレイン層を形成した半導
体基板の表面上に第１のシリコン酸化膜を形成し、 前記シリコン酸化膜の所定部位を開口させて前記ドレイ
ン層を露出させ、 露出した前記ドレイン層を開口させて前記ドレイン層に
第１の溝を形成し、 前記半導体基板の表面および前記第１の溝の内周面に第
２のシリコン酸化膜を形成し、 前記半導体基板の表面および前記第１の溝の内周面を覆
うシリコン窒化膜を形成し、 前記半導体基板の表面および前記第１の溝の底面の前記
シリコン窒化膜を除去し、前記半導体基板の表面および
前記第１の溝の底面の前記第２のシリコン酸化膜を露出
させ、 前記第１のシリコン酸化膜および前記第２のシリコン酸
化膜の少なくとも一部、ならびに前記第１の溝の底面に
露出した前記シリコン酸化膜を除去し、前記第１の溝の
底面の前記ドレイン層を露出させ、 前記第１の溝の底面に露出した前記ドレイン層を開口し
て第２の溝を形成し、 前記第２の溝周辺の前記ドレイン層を酸化し、 前記第１の溝の周側面の前記シリコン窒化膜および前記
第２のシリコン酸化膜を除去し、 前記半導体基板の表面ならびに前記第１の溝および前記
第２の溝の内周面に第３のシリコン酸化膜を形成し、 前記半導体基板の表面および前記第１の溝ならびに前記
第２の溝の内周面にポリシリコン膜を堆積形成し、前記
第１の溝ならびに前記第２の溝を埋め、 前記半導体基板の表面の前記ポリシリコン膜および前記
第１の溝の一部の前記ポリシリコン膜を除去し、 前記半導体基板の表面および前記第１の溝の内周面の一
部の前記第３のシリコン酸化膜を除去し、 前記半導体基板の表面ならびに前記第１の溝の内周面に
第４のシリコン酸化膜を形成することを特徴とする半導
体装置の製造方法。
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