TWI491044B - 在溝槽ｄｍｏｓ中製備帶有階梯厚度的閘極氧化物的方法 - Google Patents

在溝槽ｄｍｏｓ中製備帶有階梯厚度的閘極氧化物的方法 Download PDF

Info

Publication number
TWI491044B
TWI491044B TW102105511A TW102105511A TWI491044B TW I491044 B TWI491044 B TW I491044B TW 102105511 A TW102105511 A TW 102105511A TW 102105511 A TW102105511 A TW 102105511A TW I491044 B TWI491044 B TW I491044B
Authority
TW
Taiwan
Prior art keywords
trench
layer
oxide
gate
substrate
Prior art date
Application number
TW102105511A
Other languages
English (en)
Other versions
TW201336083A (zh
Inventor
Yongping Ding
Sik Lui
Anup Bhalla
Original Assignee
Alpha & Omega Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha & Omega Semiconductor filed Critical Alpha & Omega Semiconductor
Publication of TW201336083A publication Critical patent/TW201336083A/zh
Application granted granted Critical
Publication of TWI491044B publication Critical patent/TWI491044B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

在溝槽DMOS中製備帶有階梯厚度的閘極氧化物的方法
本發明主要涉及半導體器件結構及製備領域。更確切的說，本發明是關於製備一種低閘汲電容的溝槽式DMOS器件的方法。
關於帶有許多不同的改良閘極結構的溝槽式DMOS器件的結構及製備方法，在我們已知的一些現有技術中，可以相應地改善器件性能(例如降低閘汲電容以及維持高汲源擊穿電壓等)。
第一個示例是，第1圖表示一種美國專利7633119中所公開的MOSFET器件，包括遮罩閘溝槽(SGT)結構。溝槽式MOSFET器件位於襯底105上，外延層110具有第一導電類型(例如N-型摻雜物)的均勻的摻雜濃度。溝槽式MOSFET器件包括一個遮罩閘溝槽結構。SGT結構包括一個底部遮罩電極130，與溝槽閘極150絕緣，並設置在溝槽閘極150下方。SGT結構130的底部用多晶矽填充，從而遮罩溝槽閘極150，不受設置在溝槽底部下方的汲極的影響。絕緣層120使底部遮罩電極130與溝槽閘極150分開。溝槽閘極150包括填充在溝槽中的多晶矽，溝槽被覆蓋著溝槽壁的閘極絕緣層包圍著。本體區160摻雜第二導電類型(例如P-型摻雜物)，本體區160在溝槽閘極150之間延伸。P-本體區160包圍源極區170， 源極區170摻雜第一導電類型(例如N+摻雜物)。源極區170形成在包圍著溝槽閘極150的外延層的頂面附近。絕緣層180也在半導體襯底的頂面上。接觸開口185和195打開，穿過絕緣層180，以接觸源極金屬層190。底部遮罩電極130通過溝槽源極-連接電極140，電連接到源極金屬190。溝槽源極-連接電極140通過在MOSFET晶胞之間延伸的互連溝槽，電連接到底部-遮罩電極130。溝槽源極連接電極140超出本體區160和源極區170的頂面以上，以增大接觸面積。
眾所周知，為了充分利用第1圖所示類型的SGT器件結構中的源極電極，可以使用帶有厚度均勻的電介質材料(即絕緣層)的摻雜濃度分級的外延層內襯閘極溝槽的底部和側壁，或者也可以使用電介質材料厚度分級的摻雜濃度均勻的外延層內襯閘極溝槽的底部和側壁。然而，對於電介質厚度均勻的情況，在線性分級的外延摻雜濃度的情況下，器件將獲得比在均勻外延摻雜濃度的情況下更好的導通電阻(Rdson)/擊穿電壓(BVDss)品質因數(FOM)。另一方面，當外延摻雜濃度均勻時(對於簡便的外延製備)，在分級電介質厚度的情況下，器件將獲得比在均勻電介質厚度的情況下更好的Rdson/BVDss品質因數(FOM)。
第二個示例是，第2圖所示的功率半導體器件來自于Baliga於1999年12月7日授權的題為《具有改良的高頻轉換和擊穿性能的功率半導體器件》的美國專利號為5998833的專利，以下稱為US 5998833。
功率半導體器件具有改良的高頻轉換和擊穿性能。較佳的集成功率半導體器件的晶格單元200具有預設寬度“Wc ”(例如1μm)，並且包括一個第一導電類型(例如N+)的重摻雜汲極層114、一個具有線性分級 的摻雜濃度的第一導電類型的漂流層112、一個第二導電類型(例如P-型)相對很薄的基極層116以及一個第一導電類型(例如N+)的重摻雜源極層118。源極電極128b和汲極電極130也可以在第一和第二面上，分別與源極層118和汲極層114歐姆接觸。製備漂流層112可以通過在厚度為100μm的N-型汲極層114(例如N+襯底)上外延生長一個厚度為4μm的N-型原位摻雜的單晶矽層，第一導電類型的摻雜濃度大於1×1018 cm-3 (例如1×1019 cm-3 )。如上所述，漂流層112具有線性分級的摻雜濃度，在帶有漂流層114的N+/N非整流結處所具有的最大濃度大於5×1016 cm-3 (例如3×1017 cm-3 )，在深度為1μm處所具有的最大濃度為1×1016 cm-3 ，一直均勻持續到上表面。例如通過能量為100keV、劑量為1×1014 cm-2 時，在漂流層112中注入P-型摻雜物(例如硼)，製備基極層116。P-型摻雜物擴散到漂流層112中深度為0.5μm的地方。在能量為50keV、劑量為1×1015 cm-2 時，注入N-型摻雜物(例如砷)。同時將N-型和P-型摻雜物分別擴散到深度為0.5μm和1.0μm處，形成含有汲極、漂流、基極和源極層的複合半導體襯底。如第2圖所示，在帶有基極層116的P-N結(即第二P-N結)處，漂流層112中的第一導電類型(例如N-型)摻雜濃度最好小於5×1016 cm-3 ，在帶有基極層116的P-N結處，最好僅僅約為1×1016 cm-3 。在帶有源極層118的P-N結(即第一P-N結)處，基極層116中的第二導電類型(例如P-型)摻雜濃度也最好大於5×1016 cm-3 。此外，在第一P-N結處，基極層116中的第二導電類型摻雜濃度(例如1×1017 cm-3 )，是第二P-N結處，漂流區中的第一導電類型摻雜濃度(例如1×1016 cm-3 )的十倍。條型溝槽具有一對相對的側壁120a在第三維度上延伸(圖中沒有表示出)，底部120b形成在襯底中。對於寬度 Wc 為1μm的單位晶格200來說，在工藝的最後階段，所形成的溝槽寬度“Wt ”最好是0.5μm。使區域125絕緣的閘極電極/源極電極、閘極電極127(例如多晶矽)以及基於溝槽的源極電極128a(例如多晶矽)也形成在溝槽中。由於閘極溝槽127相對較小，不會佔據整個溝槽，因此在開關時，驅動單元晶格200所需的閘極電荷很少。雖然，US5998833權利要求了高頻轉換和擊穿特性，但是要注意的是具有線性分級的外延摻雜濃度的漂流層112的要求，對於製備品質管制提出了很大的挑戰，而且增加了器件的製造成本。
第三個實施例是，第3圖表示摘自US 20080265289，利用高密度等離子(HDP)形成源極-本體注入阻擋層，在溝槽底部，製備帶有分裂閘極和厚氧化層的溝槽式MOSFET器件。在外延層210中，打開多個溝槽208，在半導體襯底205上，具有均勻的摻雜濃度。然後，利用HDP沉積氧化層，在溝槽底部製備厚氧化層215，並且在襯底上表面上，製備較薄的氧化層和較厚的氧化層220。通過沉積第一多晶矽閘極和回刻多晶矽，在溝槽208的底部，製備閘極225的底部。通過第二HDP沉積氧化層，在第一HDP氧化層215和第一閘極部分225上方，沉積第二氧化層230。通過氧化物刻蝕，除去一部分氧化層230，以及溝槽208側壁周圍的薄氧化物的上部。氧化物刻蝕還除去第二HDP層230以及溝槽208附近的一部分厚氧化層220，僅保留臺面結構區中的厚氧化層220以及底部閘極部分上方的厚第二HDP氧化層230。通過沉積第二多晶矽層240，製備分裂閘極，然後回刻多晶矽，在中間多晶矽絕緣層230上方，形成頂部閘極部分240，中間多晶矽絕緣層230是通過第二HDP氧化物沉積工藝形成的。要注意的 是，第一閘極部分225比第二閘極部分240窄。此外，第一閘極部分225的寬度也朝著外延層210向下逐漸變窄，導致汲極電極附近的閘極氧化物厚度增大。本領域的技術人員將輕鬆獲得很低的閘汲電容。
第四示例是，第4圖表示摘自US 6262453，n-通道溝槽DMOS晶胞的剖面圖。DMOS器件100包括一個香檳杯形狀的溝槽閘極，墊有雙閘極氧化物結構，該結構下方具有一個嵌入高摻雜濃度的區域。DMOS電晶體100形成在N+襯底105上，承載著摻雜濃度均勻的N外延層110。DMOS電晶體100在核心晶胞區中，含有多個晶胞。每個晶胞都包括一個溝槽閘極125，溝槽底面位於N+襯底上方。N+源極區140和P-本體區130包圍溝槽閘極125。穿過接觸開口，進行本體注入，形成多個高濃度本體摻雜區160，以降低接觸電阻。本發明所述的每個溝槽閘極125都是香檳杯形狀的溝槽閘極，墊有一個雙閘極氧化物結構，或者從源極和本體區中區分閘極氧化物厚度。雙閘極氧化物結構包括一個厚閘極氧化物結構120'，覆蓋著溝槽底部的溝槽壁。雙閘極氧化物結構還包括一個薄閘極氧化層120，覆蓋著溝槽頂部的溝槽壁，其層厚為厚閘極氧化層厚度的1/4至1/2。這種厚閘極氧化層的擊穿電壓(即BVox)大於汲源擊穿電壓(即BVds)。由於雙閘極氧化物結構墊有厚閘極氧化層120'，因此，通過雙閘極氧化物結構，可以避免在溝槽閘極125底部經常出現的過早擊穿。而且，由於溝槽閘極的頂部墊有薄閘極氧化層120，因此還可以避免厚閘極氧化物120'造成的閾值增大。DMOS電晶體100還具有一個高摻雜濃度N+掩埋區118，形成在香檳杯形狀的溝槽閘極125底部以下。N+掩埋區118形成在N-外延層110中，有利於降低汲源電阻Rds 。由於溝槽閘極125底部附近的摻雜濃度並沒有明顯 地增大，因此引入N+掩埋區118不會大幅提高汲閘電容。為了完成DMOS器件100的頂部，要在整個表面上方設置一個絕緣層145。此後，在絕緣層145上方，設置一個金屬層170，通過接觸開口，連接源極區140。
關於相關申請的交叉引用，本專利申請與以下專利文件有關：Bhalla等人於2009年12月15日授權的題為《遮罩閘溝槽(SGT)MOSFET器件及其製備工藝》，美國專利號為7633119的專利；Bhalla等人於2008年10月30日公開的題為《利用HDP設置源極-本體注入閉鎖的器件結構及製備方法》，美國專利公開號為20080265289(申請號為：11/796,985)的專利，以下稱為US 20080265289；Hshieh等人於2001年7月17日授權的題為《用於降低在溝槽閘極下方帶有高摻雜濃度掩埋區的溝槽式DMOS中的閘汲電容的雙閘極-氧化物》，美國專利號為6262453的專利，以下稱為US 6262453；特此引用上述專利內容，作為用於任何及全部意圖的參考。
基於上述的技術背景，本發明的主旨在於提出帶有簡單的閘極-氧化物結構，並且閘汲電容很低的溝槽式MOSFET器件的簡便製備方法。
本發明提供了一種用於在第一導電類型的襯底上的溝槽式DMOS器件中，製備帶有步進分級厚度的閘極氧化物，以降低閘汲電容的方法，在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於主襯底表面，Z-軸指向上，該溝槽式DMOS器件包括：一個第一導電類型的汲極，設置在襯底的底面上；一個閘極，設置在從襯底的頂面上打開的溝槽中，該閘極具有一個多晶矽層填充溝槽，墊 有帶有步進分級厚度的閘極氧化物層；該步進分級厚度的閘極氧化物包括厚度為T1(X-Y平面)、深度為D1(Z-軸)的厚氧化層，覆蓋著溝槽壁的底部，以及一個厚度為T2(X-Y平面)、深度為D2(Z-軸)的薄閘極氧化物，覆蓋著溝槽壁的頂部，T2<T1；該方法包括：a)提供襯底，在所述的襯底上方，製備氧化矽-氮化矽-氧化矽(ONO)保護複合層；b)在襯底中，製備：剖面寬度為Wa(X-Y平面)、深度為Da(Z-軸)的上部臨時溝槽，其中Da>D2；厚度為PWTK的上部溝槽保護壁，覆蓋著上部臨時溝槽的垂直表面，上部溝槽保護壁本身是一個雙層，包括厚度為T2'的薄氧化物，以及厚度為SNTK的犧牲氮化物墊片層，使T2'+SNTK=PWTK；以及一個下部臨時溝槽，對接在上部臨時溝槽下方，所述的下部臨時溝槽的剖面寬度為Wb、深度為Db，其中Wb<Wa，Wb=Wa-2*PWTK並且Db<D1；c)對下部臨時溝槽周圍的襯底材料進行整形並氧化(Shaping and oxidizing)，形成厚度為T1、深度為D1的所需的厚氧化層，剝去犧牲氮化物墊片層以及薄氧化物，使上部臨時溝槽垂直表面上的襯底材料裸露出來；d)在上部臨時溝槽的垂直表面上，製備厚度為T2的薄閘極氧化物；並且e)用多晶矽填充上部臨時溝槽和下部臨時溝槽，並且回刻多晶矽層，直到其頂面限定所需的薄閘極氧化物深度為D2為止。
上述的方法，製備上部臨時溝槽、上部溝槽保護壁以及下部臨時溝槽包括：b1)在複合層上形成一掩膜，並根據溝槽的頂部剖面幾何形狀(X-Y平面)形成溝槽掩膜中的圖案；b2)通過對ONO複合層刻蝕形成貫穿其厚度的複合層溝槽，然後各向異性地(anisotropically)刻蝕襯底，但僅在襯底中部分刻蝕，以製備上部臨時溝槽；b3)在製備中的器件上方，設置薄氧化物，形成犧牲氮化物墊片層，僅僅覆蓋上部臨時溝槽的垂直表面，形成上部溝槽保護壁；並且b4)沿X-Y平面，有差別地刻蝕薄氧化物，即刻蝕掉所有未被犧牲氮化物墊片層保護的薄氧化物，然後在襯底中各向異性地部分刻蝕，形成下部臨時溝槽。
上述的方法，製備僅僅覆蓋上部臨時溝槽的垂直表面的犧牲氮化物墊片層包括，在製備中的器件上方，設置氮化物墊片層，然後各向異性地刻蝕掉覆蓋著薄氧化物水準表面的氮化物墊片層。
上述的方法，對下部臨時溝槽周圍的襯底材料進行整形並氧化，包括：各向同性地(isotropically)部分刻蝕下部臨時溝槽周圍裸露的襯底材料，以加深帶有圓滑底部面板的下部臨時溝槽(Deepen the Lower interim trench with a rounded bottom floor)；並且通過矽的局部氧化(LOCOS)工藝，氧化下部臨時溝槽周圍裸露的襯底材料，形成所需的厚度為T1、深度為D1的厚氧化層。
上述的方法，提供的襯底包括，襯底帶有第一導電類型的預製汲極層以及第一導電類型的預製均勻摻雜的外延層，其中汲極層的摻雜濃度高於外延層的摻雜濃度，並且第一導電類型為N型。
上述的方法，還包括：e)在製備中的器件上，製備本體區、源極區、器件鈍化區以及接頭金屬，從而形成DMOS器件。
上述的方法，在矽的局部氧化工藝中，形成厚氧化層的同時，還在下部臨時溝槽兩側的頂部拐角處(即肩部邊沿)形成了厚氧化層的具有平緩弧度的彎曲部分，並且在步驟d)中該彎曲部分位於所述薄閘極氧化物和所述厚氧化層的過渡銜接處。
100‧‧‧DMOS器件
105‧‧‧襯底
110‧‧‧外延層
112‧‧‧漂流層
114‧‧‧汲極層
116‧‧‧基極層
118‧‧‧重摻雜源極層
120‧‧‧絕緣層
120'‧‧‧厚閘極氧化物結構
120a‧‧‧側壁
120b‧‧‧底部
125‧‧‧區域
127‧‧‧閘極電極
128a‧‧‧源極電極
128b‧‧‧源極電極
130‧‧‧底部遮罩電極
140‧‧‧N+源極區
145‧‧‧絕緣層
150‧‧‧溝槽閘極
160‧‧‧本體區
170‧‧‧源極區
180‧‧‧絕緣層
190‧‧‧源極金屬層
200‧‧‧單元晶格
205‧‧‧半導體襯底
208‧‧‧溝槽
210‧‧‧外延層
215‧‧‧厚氧化層
220‧‧‧氧化層
225‧‧‧閘極
230‧‧‧第二氧化層
240‧‧‧第二多晶矽層
3‧‧‧襯底
3a‧‧‧N-型汲極層
3b‧‧‧N-型外延層
30‧‧‧閘極-氧化物
30a‧‧‧厚-閘極-氧化物
30b‧‧‧薄-閘極-氧化物
31‧‧‧薄氧化物
4‧‧‧汲極接頭
40‧‧‧保護複合層
40a‧‧‧矽氧化物保護子層
40b‧‧‧矽氮化物保護子層
40c‧‧‧矽氧化物保護子層
40d‧‧‧ONO溝槽
42‧‧‧溝槽掩膜
44‧‧‧上部臨時溝槽
46‧‧‧上部溝槽保護壁
46a‧‧‧犧牲氮化物墊片層
48‧‧‧下部臨時溝槽
5‧‧‧溝槽
50‧‧‧底板
6‧‧‧閘極
60‧‧‧源極區
62‧‧‧本體區
64‧‧‧鈍化區
66‧‧‧接頭金屬
7‧‧‧多晶矽溝槽-填充層
第1圖表示美國專利7633119中含有遮罩閘溝槽(SGT)結構的第一個原有技術的MOSFET器件；第2圖表示美國專利5998833中具有改良高頻轉換與擊穿性能的第二個原有技術的功率半導體器件；第3圖表示美國專利6262453中在溝槽底部，帶有分裂閘極和厚氧化層的第三個原有技術的溝槽式MOSFET器件；第4圖表示美國專利6262453中，第四個原有技術的溝槽DMOS器件，包括一個香檳杯形狀的溝槽閘極，墊有雙閘極氧化物結構，下方具有一個嵌入高摻雜濃度區；第5圖表示依據本發明的第二實施例，帶有三維深P+接觸區和厚底部氧化物(TBO)的奈米金氧半導體場效電晶體的三維視圖； 第6A圖至第6J圖表示本發明所述的第5圖所示閘極結構的關鍵部分的製備方法；以及第6K圖至第6L圖表示本發明所述的依據第6J圖，用於製備DMOS器件的附加製備工藝。
本說明及附圖僅用於說明本發明的一個或多個現有的較佳實施例，也用於說明典型的可選件和/或可選實施例。所述的說明及附圖用於解釋說明，並不局限本發明。因此，本領域的技術人員應瞭解變化、修正及可選方案。這些變化、修正及可選方案也應認為在本發明的範圍內。
第5圖表示本發明所述的帶有步進分級(Step-graded)的閘極-氧化物厚度的溝槽式DMOS器件的閘極結構的關鍵部分，以降低閘汲電容。溝槽式DMOS器件1的一部分位於第一導電類型(在這種情況下為N-型)的襯底3上。為了便於說明，X-Y-Z笛卡爾坐標系(Cartesian coordinate)中的X-Y平面平行於主襯底平面，Z-軸指向上。溝槽式DMOS器件1部分包括：一個汲極接頭4，設置在襯底3的底面上。一個閘極6，設置在溝槽5中，溝槽5從襯底3的頂面打開，襯底3包括預製備的N-型外延層3b，該外延層3b為均勻摻雜的外延層(參見第6A圖)。顯然，閘極6具有一個多晶矽溝槽-填充層7，填充溝槽5。多晶矽溝槽-填充層7墊有步進分級厚度的閘極-氧化物30。步進分級厚度的閘極-氧化物30也包括一個厚-閘極-氧化物30a，厚度為T1(X-Y平面)、深度為D1(Z-軸)，厚閘極氧化物30a覆蓋在溝槽5的底部上和溝槽5的較下部的側壁上。步進分級厚度的閘極-氧化物30還包括一個薄-閘極-氧化物30b，厚度為T2(X-Y平面)、深度 為D2(Z-軸)，T2<T1。薄-閘極-氧化物30b覆蓋溝槽壁的頂部。
對於本領域的技術人員，厚-氧化層30a的存在有利於降低閘汲電容。為了避免贅述混淆閘極金屬接觸閘極6的細節，此處並沒有表示出頂部器件鈍化和頂部器件金屬化。因此，與US 7663119(第1圖)中所述的分離溝槽式閘極150和底部-遮罩電極130的結構相比，本發明所述的器件結構較簡單，並且帶有單獨的多晶矽溝槽-填充層7。然後，與US 5998833(第2圖)中所述的具有線性分級摻雜濃度的漂流層112相比，本發明所述的器件結構也較簡單，儘管此次並沒有表示出具有均勻摻雜濃度的漂流層。同樣地，與US 20080265289中所述的分裂閘極器件(閘極部分240和225)相比，本發明所述的器件較簡單，帶有單獨的多晶矽溝槽-填充層7。雖然US 6262453中所述的墊有雙閘極氧化物結構的香檳杯狀溝槽閘極(第4圖中的125、120、120')並不具有本發明所述的相應的閘極結構6，但是整體的本發明器件結構仍然明細地較簡單，並不帶有US 6626453中所述的高摻雜濃度的N+掩埋層118，形成在香檳杯狀的溝槽閘極125的底部。因此，下文所述的本發明器件的製備方法，比所引用的各種原有技術更加簡便。
第6A圖至第6J圖表示，依據本發明，第5圖所示的溝槽式DMOS器件1的關鍵部分的製備方法。在第6A圖中，在襯底3的底部，帶有汲極接頭4，襯底3包括一個N-型汲極層3a(也即一個底部襯底)和一個位於N-型汲極層3a之上的N-型外延層3b，汲極接頭4就形成在N-型汲極層3a的底面上，預製的重摻雜N-型汲極層3a和預製的N-型外延層3b具有均勻的摻雜濃度。然後，在襯底3的上方製備一個氧化矽-氮化矽- 氧化矽(ONO)保護複合層40，該保護複合層40具有矽氧化物保護子層40a、矽氮化物保護子層40b以及矽氧化物保護子層40c。可以連續製備矽氧化物保護子層40a、矽氮化物保護子層40b以及矽氧化物保護子層40c。
第6B圖至第6E圖表示在襯底3中，製備上部臨時溝槽44、上部溝槽保護壁(UTPW)46以及下部臨時溝槽48。
在第6B圖中，依據溝槽5所需的頂部剖面幾何(X-Y平面)，在ONO複合層40上方，製備溝槽掩膜42並形成圖案(例如形成開口圖案)。然後，通過掩膜的各向異性刻蝕，穿過ONO複合層40，製備多個ONO溝槽40d。
在第6C圖中，繼續進行掩膜的各向異性刻蝕，直到製成上部臨時溝槽44為止(即利用複合層40作為遮蔽層來刻蝕襯底3以形成溝槽44)，上部臨時溝槽44的剖面寬度為Wa(X-Y平面)以及在襯底3中的深度為Da(Z-軸)，其中Da>D2。
在第6D圖中，厚度為T2'的薄氧化物31設置在製備中的器件上方，然後製備厚度為SNTK的犧牲氮化物墊片層46a，僅僅覆蓋上部臨時溝槽44的垂直側面，從而完成厚度為PWTK的上部溝槽保護壁46。更詳細地說，首先在製備中的器件上方設置一個氮化層，覆蓋溝槽5的側壁和底部(此時氮化層覆蓋在內襯于上部臨時溝槽44的側壁和底部上的薄氧化物31上)，然後通過濕刻蝕，刻蝕掉覆蓋著薄氧化物31的水準表面以及ONO複合層40上方的那部分氮化層。要注意的是，所製成的上部溝槽保護壁46是雙層，並且PWTK=T2'+SNTK。
在第6E圖中，首先刻蝕掉沿X-Y平面所有的不受犧牲氮化 物墊片層46a保護的薄氧化物31。然後，在襯底3中部分進行各向異性刻蝕，製成對接在上部臨時溝槽44下方的下部臨時溝槽48。要注意的是，下部臨時溝槽48的剖面寬度為Wb，深度為Db，其中Wb<Wa，Wb=Wa-2*PWTK，並且Db<D1。
第6F圖至第6H圖表示在厚度為T1的所需的厚氧化層30a中，塑形並氧化在下部臨時溝槽48周圍的襯底3的材料，然後剝去犧牲氮化物墊片層46a和薄氧化物31，製備厚度為T2的薄閘極氧化物30b。第6F圖表示各向同性地部分刻蝕下部臨時溝槽48周圍裸露的襯底3的材料，通過圓形的底板50加深，即通過將下部臨時溝槽48的底部表面裸露的一部分襯底3腐蝕掉，從而在加深了下部臨時溝槽48的同時，還圓角化溝槽48的角部，至溝槽48的底部更加接近圓形。
第6G圖表示通過矽的局部氧化(LOCOS)工藝，氧化下部臨時溝槽48周圍裸露的襯底3材料，製備所需的具有厚度為T1、深度為D1的厚氧化層30a。對於本領域的技術人員，應明確LOCOS是微加工級的製備工藝，二氧化矽形成在矽晶圓所需的區域中，Si-SiO2 交界面的下邊界低於其餘的矽表面。由於已知的鳥嘴效應，LOCOS工藝會在兩種不同厚度的氧化物之間(即厚氧化層30a和薄氧化物31之間)的過渡處，自動形成一個光滑的彎角。還要注意的是，表面氧化物不能閉鎖它下面的矽氧化，只有表面氮化物(例如氮化物墊片層46a)可以閉鎖。
在第6H圖中，通過濕刻蝕工藝，剝掉並除去犧牲氮化物墊片層46a。通過另一個濕刻蝕工藝，除去薄氧化物31，使上部臨時溝槽44中的襯底3材料裸露出來，從而稍稍降低底部LOCOS的厚氧化層30a的厚 度。
在第6I圖中，在器件上方，生長一個所需厚度為T2、深度為Da的薄閘極氧化物30b，覆蓋著上部臨時溝槽44的裸露側面。
在第6J圖中，通過例如沉積等方式用多晶矽填充上部臨時溝槽44和下部臨時溝槽48。回刻沉積的多晶矽形成一個多晶矽溝槽填充層7，直到其頂面限定了所需深度D2的薄閘極氧化物30b為止，如圖所示，D2<Da。
第6K圖至第6L圖表示，依據本發明，用於製備DMOS器件的第6J圖後續的附加製備工藝，已經為人們所熟知。在第6K圖中，在襯底3上方的ONO複合層40的薄氧化物30b和氮化矽保護子層40b，可以相繼從製備中的器件上刻蝕掉，使氧化矽保護子層40a裸露出來。例如通過P-型摻雜物的離子注入，製備多個本體區62，然後例如通過在襯底3的頂部，穿過氧化矽保護子層40a，進行高濃度的N-型摻雜物的離子注入，製備多個源極區60。在第6L圖中，刻蝕掉氧化矽保護子層40a，隨後相繼沉積器件鈍化區64和接頭金屬66，完成DMOS器件的製備。
在一些可選實施方式中，可認為溝槽(或氧化物)的深度D含有在Z軸方向上從溝槽(或氧化物)的定義的最低點至其最高點間的距離之意。
提出了一種用於製備溝槽式MOSFET器件的簡便方法，該溝槽式MOSFET器件具有簡單的閘極-氧化物結構，並且具有很低的閘汲電容。儘管上述說明包含了多個詳細參數，但是這些參數僅作為對本發明現有的較佳實施例的解釋說明，並不能據此局限本發明的範圍。通過說明及 附圖，給出各種典型結構的典型實施例。對於本領域的技術人員應顯而易見，本發明可以用於各種其他特殊形式，上述各種實施例經過輕鬆修改，就可以適合於其他具體應用。例如，本發明所述的簡便製備方法只需稍作改變就能輕鬆用於除DMOS器件之外的其他類型的MOSFET器件，例如SGT MOSFET、分裂閘極MOSFET及其相似的器件。又例如，只需重複第6D圖至第6E圖所示的製備工藝，就可利用本發明製備帶有多種分級厚度的溝槽式DMOS器件，無需更多的掩膜42。本發明的範圍不應局限於上述說明中的典型實施例，而應由以下的權利要求書來界定。任何和所有來自於權利要求書中內容或同等範圍中的修正，都將被認為屬於本發明的保護範圍之內。
透過上述之詳細說明，即可充分顯示本發明之目的及功效上均具有實施之進步性，極具產業之利用性價值，且為目前市面上前所未見之新發明，完全符合發明專利要件，爰依法提出申請。唯以上所述著僅為本發明之較佳實施例而已，當不能用以限定本發明所實施之範圍。即凡依本發明專利範圍所作之均等變化與修飾，皆應屬於本發明專利涵蓋之範圍內，謹請 貴審查委員明鑑，並祈惠准，是所至禱。
100‧‧‧DMOS器件
3‧‧‧襯底
30‧‧‧閘極-氧化物
30a‧‧‧厚-閘極-氧化物
30b‧‧‧薄-閘極-氧化物
31‧‧‧薄氧化物
5‧‧‧溝槽
6‧‧‧閘極
7‧‧‧多晶矽溝槽-填充層

Claims (7)

  1. 一種用於在第一導電類型的襯底上的溝槽式DMOS器件中，製備帶有步進分級厚度的閘極氧化物，以降低閘汲電容的方法，在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於主襯底表面，Z-軸指向上，該溝槽式DMOS器件包括：一個第一導電類型的汲極，設置在襯底的底面上；一個閘極，設置在從襯底的頂面上打開的溝槽中，該閘極具有一個多晶矽層填充溝槽，墊有帶有步進分級厚度的閘極氧化物層；該步進分級厚度的閘極氧化物包括厚度為T1(X-Y平面)、深度為D1(Z-軸)的厚氧化層，覆蓋著溝槽壁的底部，以及一個厚度為T2(X-Y平面)、深度為D2(Z-軸)的薄閘極氧化物，覆蓋著溝槽壁的頂部，T2<T1；其特徵在於，該方法包括：a)提供襯底，在所述的襯底上方，製備氧化矽-氮化矽-氧化矽(ONO)保護複合層；b)在襯底中，製備：剖面寬度為Wa(X-Y平面)、深度為Da(Z-軸)的上部臨時溝槽，其中Da>D2；厚度為PWTK的上部溝槽保護壁，覆蓋著上部臨時溝槽的垂直表面，上部溝槽保護壁本身是一個雙層，包括厚度為T2'的薄氧化物，以及厚度為SNTK的犧牲氮化物墊片層，使T2'+SNTK=PWTK；以及一個下部臨時溝槽，對接在上部臨時溝槽下方，所述的下部臨時溝 槽的剖面寬度為Wb、深度為Db，其中Wb<Wa，Wb=Wa-2*PWTK並且Db<D1；c)對下部臨時溝槽周圍的襯底材料進行整形並氧化，形成厚度為T1、深度為D1的所需的厚氧化層，剝去犧牲氮化物墊片層以及薄氧化物，使上部臨時溝槽垂直表面上的襯底材料裸露出來；d)在上部臨時溝槽的垂直表面上，製備厚度為T2的薄閘極氧化物；並且e)用多晶矽填充上部臨時溝槽和下部臨時溝槽，並且回刻多晶矽層，直到其頂面限定所需的薄閘極氧化物深度為D2為止。
  2. 如申請專利範圍第1項所述的方法，其特徵在於，製備上部臨時溝槽、上部溝槽保護壁以及下部臨時溝槽包括：b1)在複合層上形成一掩膜，並根據溝槽的頂部剖面幾何形狀(X-Y平面)形成溝槽掩膜中的圖案；b2)通過對ONO複合層刻蝕形成貫穿其厚度的複合層溝槽，然後各向異性地刻蝕襯底，但僅在襯底中部分刻蝕，以製備上部臨時溝槽；b3)在製備中的器件上方，設置薄氧化物，形成犧牲氮化物墊片層，僅僅覆蓋上部臨時溝槽的垂直表面，形成上部溝槽保護壁；並且b4)沿X-Y平面，有差別地刻蝕薄氧化物，即刻蝕掉所有未被犧牲氮化物墊片層保護的薄氧化物，然後在襯底中各向異性地部分刻蝕，形成下部臨時溝槽。
  3. 如申請專利範圍第2項所述的方法，其特徵在於，製備僅僅覆蓋上部臨時溝槽的垂直表面的犧牲氮化物墊片層包括，在製備中的器件上方，設 置氮化物墊片層，然後各向異性地刻蝕掉覆蓋著薄氧化物水準表面的氮化物墊片層。
  4. 如申請專利範圍第1項所述的方法，其特徵在於，對下部臨時溝槽周圍的襯底材料進行整形並氧化，包括：各向同性地部分刻蝕下部臨時溝槽周圍裸露的襯底材料，以加深帶有圓滑底部面板的下部臨時溝槽；並且通過矽的局部氧化(LOCOS)工藝，氧化下部臨時溝槽周圍裸露的襯底材料，形成所需的厚度為T1、深度為D1的厚氧化層。
  5. 如申請專利範圍第1項所述的方法，其特徵在於，提供的襯底包括，襯底帶有第一導電類型的預製汲極層以及第一導電類型的預製均勻摻雜的外延層，其中汲極層的摻雜濃度高於外延層的摻雜濃度，並且第一導電類型為N型。
  6. 如申請專利範圍第1項所述的方法，其特徵在於，還包括：e)在製備中的器件上，製備本體區、源極區、器件鈍化區以及接頭金屬，從而形成DMOS器件。
  7. 如申請專利範圍第4項所述的方法，其特徵在於，在矽的局部氧化工藝中，形成厚氧化層的同時，還在下部臨時溝槽兩側的頂部拐角處形成了厚氧化層的具有平緩弧度的彎曲部分，並且在步驟d)中該彎曲部分位於所述薄閘極氧化物和所述厚氧化層的過渡銜接處。
TW102105511A 2012-02-28 2013-02-18 在溝槽ｄｍｏｓ中製備帶有階梯厚度的閘極氧化物的方法 TWI491044B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/406,814 US20130224919A1 (en) 2012-02-28 2012-02-28 Method for making gate-oxide with step-graded thickness in trenched dmos device for reduced gate-to-drain capacitance

Publications (2)

Publication Number Publication Date
TW201336083A TW201336083A (zh) 2013-09-01
TWI491044B true TWI491044B (zh) 2015-07-01

Family

ID=49003305

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102105511A TWI491044B (zh) 2012-02-28 2013-02-18 在溝槽ｄｍｏｓ中製備帶有階梯厚度的閘極氧化物的方法

Country Status (3)

Country Link
US (1) US20130224919A1 (zh)
CN (1) CN103295908A (zh)
TW (1) TWI491044B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI762943B (zh) * 2020-06-04 2022-05-01 新唐科技股份有限公司 半導體結構以及半導體結構的製造方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102437060B (zh) * 2011-12-12 2014-06-11 复旦大学 一种u型沟道的隧穿场效应晶体管的制造方法
CN104425388B (zh) * 2013-09-06 2017-04-05 苏州东微半导体有限公司 一种半浮栅器件的制造方法及器件
TWI560883B (en) * 2014-05-09 2016-12-01 Sinopower Semiconductor Inc Trench type power semiconductor device, wafer structure and fabrication method thereof
CN104485286B (zh) * 2014-12-29 2017-10-24 上海华虹宏力半导体制造有限公司 包含中压sgt结构的mosfet及其制作方法
CN104658901A (zh) * 2015-01-23 2015-05-27 无锡同方微电子有限公司 一种分裂栅型沟槽mosfet的制备方法
US9673314B2 (en) * 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
US10446545B2 (en) 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors
CN107785263B (zh) * 2016-08-26 2020-09-04 台湾半导体股份有限公司 具有多重宽度电极结构的场效晶体管及其制造方法
US10056461B2 (en) 2016-09-30 2018-08-21 Alpha And Omega Semiconductor Incorporated Composite masking self-aligned trench MOSFET
US10103140B2 (en) 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing
US10199492B2 (en) * 2016-11-30 2019-02-05 Alpha And Omega Semiconductor Incorporated Folded channel trench MOSFET
CN106876446B (zh) * 2017-03-23 2024-05-10 深圳基本半导体有限公司 一种大功率槽栅门级t-mosfet结构设计
CN109216438B (zh) * 2017-07-03 2021-06-04 无锡华润上华科技有限公司 半导体器件的堆叠多晶硅栅结构的制造方法
CN107658341B (zh) * 2017-09-27 2020-09-15 上海朕芯微电子科技有限公司 一种沟槽型功率mosfet及其制备方法
KR102607331B1 (ko) * 2018-07-13 2023-11-29 에스케이하이닉스 주식회사 고종횡비 구조를 위한 갭필 방법 및 그를 이용한 반도체장치 제조 방법
CN109103180B (zh) * 2018-08-15 2023-09-05 深圳市金誉半导体股份有限公司 一种功率器件芯片及其制造方法
CN110400846A (zh) * 2019-08-19 2019-11-01 无锡橙芯微电子科技有限公司 具有阶梯深槽屏蔽栅mos结构和制作方法
CN112466747B (zh) * 2019-09-06 2022-10-21 芯恩（青岛）集成电路有限公司 沟槽栅及沟槽栅功率器件的制作方法
CN111446168A (zh) * 2020-03-16 2020-07-24 绍兴同芯成集成电路有限公司 一种利用氮化硅隔离层生成双沟槽晶体管的工艺方法
US20210320202A1 (en) * 2020-04-10 2021-10-14 Nami MOS CO., LTD. Super Shielded Gate Trench MOSFET Having Superjunction Structure
CN111739936B (zh) * 2020-08-07 2020-11-27 中芯集成电路制造(绍兴)有限公司 一种半导体器件及其形成方法
US11664434B2 (en) * 2020-11-13 2023-05-30 Wolfspeed, Inc. Semiconductor power devices having multiple gate trenches and methods of forming such devices
CN114512531A (zh) * 2020-11-16 2022-05-17 苏州东微半导体股份有限公司 碳化硅器件
CN112864155B (zh) * 2021-01-04 2022-05-03 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构
US12002864B2 (en) 2021-01-04 2024-06-04 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure and semiconductor structure
CN116344575B (zh) * 2021-12-22 2024-06-18 浙江清华柔性电子技术研究院 Vdmos器件及vdmos器件的制作方法
CN114334663B (zh) * 2022-03-15 2022-05-17 广州粤芯半导体技术有限公司 一种功率器件及其制备方法
CN114823344A (zh) * 2022-05-24 2022-07-29 深圳云潼科技有限公司 沟槽内阶梯式场氧的制造方法、sgt器件制造方法及场氧
CN115985954A (zh) * 2023-01-04 2023-04-18 深圳吉华微特电子有限公司 一种改善sgt产品多晶形貌的制造方法
CN116072716A (zh) * 2023-04-06 2023-05-05 深圳市美浦森半导体有限公司 一种分离栅trench MOS器件结构及其制造方法
CN117038732B (zh) * 2023-07-15 2024-09-27 湖北九峰山实验室 一种宽禁带半导体沟槽mosfet器件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW427004B (en) * 1998-06-26 2001-03-21 Ibm Bottle-shaped trench capacitor with EPI buried layer
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
TW200709300A (en) * 2005-06-29 2007-03-01 Fairchild Semiconductor Structures and methods for forming shielded gate field effect transistors
TW200739744A (en) * 2005-07-08 2007-10-16 St Microelectronics Srl Process for manufacturing a semiconductor power device with insulated gate formed in a trench
US7393749B2 (en) * 2005-06-10 2008-07-01 Fairchild Semiconductor Corporation Charge balance field effect transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
DE10100582A1 (de) * 2001-01-09 2002-07-18 Infineon Technologies Ag Verfahren zur Herstellung von Grabenkondensatoren für integrierte Halbleiterspeicher
US7492005B2 (en) * 2005-12-28 2009-02-17 Alpha & Omega Semiconductor, Ltd. Excessive round-hole shielded gate trench (SGT) MOSFET devices and manufacturing processes
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
TW427004B (en) * 1998-06-26 2001-03-21 Ibm Bottle-shaped trench capacitor with EPI buried layer
US7393749B2 (en) * 2005-06-10 2008-07-01 Fairchild Semiconductor Corporation Charge balance field effect transistor
TW200709300A (en) * 2005-06-29 2007-03-01 Fairchild Semiconductor Structures and methods for forming shielded gate field effect transistors
TW200739744A (en) * 2005-07-08 2007-10-16 St Microelectronics Srl Process for manufacturing a semiconductor power device with insulated gate formed in a trench

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI762943B (zh) * 2020-06-04 2022-05-01 新唐科技股份有限公司 半導體結構以及半導體結構的製造方法

Also Published As

Publication number Publication date
US20130224919A1 (en) 2013-08-29
CN103295908A (zh) 2013-09-11
TW201336083A (zh) 2013-09-01

Similar Documents

Publication Publication Date Title
TWI491044B (zh) 在溝槽ｄｍｏｓ中製備帶有階梯厚度的閘極氧化物的方法
US20080296673A1 (en) Double gate manufactured with locos techniques
JP4073176B2 (ja) 半導体装置およびその製造方法
US8963240B2 (en) Shielded gate trench (SGT) mosfet devices and manufacturing processes
US20100308400A1 (en) Semiconductor Power Switches Having Trench Gates
JP5767857B2 (ja) トレンチ型ｍｏｓｆｅｔ及びその製造方法
US20090085107A1 (en) Trench MOSFET with thick bottom oxide tub
US8445958B2 (en) Power semiconductor device with trench bottom polysilicon and fabrication method thereof
US7524726B2 (en) Method for fabricating a semiconductor device
US20130256786A1 (en) Trench mosfet with shielded electrode and avalanche enhancement region
WO2004061975A1 (en) Trench mis device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US8017494B2 (en) Termination trench structure for mosgated device and process for its manufacture
US20090315103A1 (en) Trench mosfet with shallow trench for gate charge reduction
US20100090270A1 (en) Trench mosfet with short channel formed by pn double epitaxial layers
JP2012009671A (ja) 半導体装置およびその製造方法
CN111200018B (zh) 半导体器件及半导体器件制备方法
CN110957357A (zh) 屏蔽栅极式金氧半场效应晶体管及其制造方法
JP4500558B2 (ja) 絶縁ゲート型半導体装置の製造方法
EP1162665A2 (en) Trench gate MIS device and method of fabricating the same
CN218385230U (zh) 功率半导体器件及芯片
CN112864019A (zh) 半导体功率器件的制造方法及半导体功率器件
JP4622905B2 (ja) 絶縁ゲート型半導体装置の製造方法
CN113871481B (zh) 一种具有碳化硅超级结的半导体功率器件
CN113594043A (zh) 沟槽型mosfet器件及其制造方法
JP2009224495A (ja) 絶縁ゲート型半導体装置およびその製造方法