CN103295908A - 在沟槽dmos中制备带有阶梯厚度的栅极氧化物的方法 - Google Patents

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Abstract

提出了一种在沟槽式DMOS器件中，制备带有步进分级厚度的栅极-氧化物的方法。首先，提供衬底，并且在上方制备氧化硅-氮化硅-氧化硅（ONO）保护复合层。其次，在衬底中，制备上部临时沟槽、上部沟槽保护壁以及下部临时沟槽。然后，在厚度为T1、深度为D1的所需的厚氧化层中，形成下部临时沟槽周围的衬底材料的图案，并氧化。之后，从制备中的器件上剥去之前形成的上部沟槽保护壁，然后在上部临时沟槽的垂直表面上，制备厚度为T2（T2<T1）的薄栅极氧化物。最后，用多晶硅填充上部临时沟槽和下部临时沟槽，在多晶硅层中回刻，直到其顶面限定所需的薄栅极氧化物深度为D2为止。

Description

在沟槽DMOS中制备带有阶梯厚度的栅极氧化物的方法
技术领域
本发明主要涉及半导体器件结构及制备领域。更确切的说，本发明是关于制备一种低栅漏电容的沟槽式DMOS器件的方法。
背景技术
关于带有许多不同的改良栅极结构的沟槽式DMOS器件的结构及制备方法，在我们已知的一些现有技术中，可以相应地改善器件性能（例如降低栅漏电容以及维持高漏源击穿电压等）。
第一个示例是，图1表示一种美国专利7633119中所公开的MOSFET器件，包括屏蔽栅沟槽（SGT）结构。沟槽式MOSFET器件位于衬底105上，外延层110具有第一导电类型（例如N-型掺杂物）的均匀的掺杂浓度。沟槽式MOSFET器件包括一个屏蔽栅沟槽结构。SGT结构包括一个底部屏蔽电极130，与沟槽栅极150绝缘，并设置在沟槽栅极150下方。SGT结构130的底部用多晶硅填充，从而屏蔽沟槽栅极150，不受设置在沟槽底部下方的漏极的影响。绝缘层120使底部屏蔽电极130与沟槽栅极150分开。沟槽栅极150包括填充在沟槽中的多晶硅，沟槽被覆盖着沟槽壁的栅极绝缘层包围着。本体区160掺杂第二导电类型（例如P-型掺杂物），本体区160在沟槽栅极150之间延伸。P-本体区160包围源极区170，源极区170掺杂第一导电类型（例如N+掺杂物）。源极区170形成在包围着沟槽栅极150的外延层的顶面附近。绝缘层180也在半导体衬底的顶面上。接触开口185和195打开，穿过绝缘层180，以接触源极金属层190。底部屏蔽电极130通过沟槽源极-连接电极140，电连接到源极金属190。沟槽源极-连接电极140通过在MOSFET晶胞之间延伸的互连沟槽，电连接到底部-屏蔽电极130。沟槽源极连接电极140超出本体区160和源极区170的顶面以上，以增大接触面积。
众所周知，为了充分利用图1所示类型的SGT器件结构中的源极电极，可以使用带有厚度均匀的电介质材料（即绝缘层）的掺杂浓度分级的外延层内衬栅极沟槽的底部和侧壁，或者也可以使用电介质材料厚度分级的掺杂浓度均匀的外延层内衬栅极沟槽的底部和侧壁。然而，对于电介质厚度均匀的情况，在线性分级的外延掺杂浓度的情况下，器件将获得比在均匀外延掺杂浓度的情况下更好的导通电阻（Rdson）/击穿电压（BVDss）品质因数（FOM）。另一方面，当外延掺杂浓度均匀时（对于简便的外延制备），在分级电介质厚度的情况下，器件将获得比在均匀电介质厚度的情况下更好的Rdson/BVDss品质因数（FOM）。
第二个示例是，图2所示的功率半导体器件来自于Baliga于1999年12月7日授权的题为《具有改良的高频转换和击穿性能的功率半导体器件》的美国专利号为5998833的专利，以下称为US 5998833。
功率半导体器件具有改良的高频转换和击穿性能。较佳的集成功率半导体器件的晶格单元200具有预设宽度“Wc”（例如1μm），并且包括一个第一导电类型（例如N+）的重掺杂漏极层114、一个具有线性分级的掺杂浓度的第一导电类型的漂流层112、一个第二导电类型（例如P-型）相对很薄的基极层116以及一个第一导电类型（例如N+）的重掺杂源极层118。源极电极128b和漏极电极130也可以在第一和第二面上，分别与源极层118和漏极层114欧姆接触。制备漂流层112可以通过在厚度为100μm的N-型漏极层114（例如N+衬底）上外延生长一个厚度为4μm的N-型原位掺杂的单晶硅层，第一导电类型的掺杂浓度大于1×1018cm-3（例如1×1019cm-3）。如上所述，漂流层112具有线性分级的掺杂浓度，在带有漂流层114的N+/N非整流结处所具有的最大浓度大于5×1016cm-3（例如3×1017cm-3），在深度为1μm处所具有的最大浓度为1×1016cm-3，一直均匀持续到上表面。例如通过能量为100keV、剂量为1×1014cm-2时，在漂流层112中注入P-型掺杂物（例如硼），制备基极层116。P-型掺杂物扩散到漂流层112中深度为0.5μm的地方。在能量为50keV、剂量为1×1015cm-2时，注入N-型掺杂物（例如砷）。同时将N-型和P-型掺杂物分别扩散到深度为0.5μm和1.0μm处，形成含有漏极、漂流、基极和源极层的复合半导体衬底。如图2所示，在带有基极层116的P-N结（即第二P-N结）处，漂流层112中的第一导电类型（例如N-型）掺杂浓度最好小于5×1016cm-3，在带有基极层116的P-N结处，最好仅仅约为1×1016cm-3。在带有源极层118的P-N结（即第一P-N结）处，基极层116中的第二导电类型（例如P-型）掺杂浓度也最好大于5×1016cm-3。此外，在第一P-N结处，基极层116中的第二导电类型掺杂浓度（例如1×1017cm-3），是第二P-N结处，漂流区中的第一导电类型掺杂浓度（例如1×1016cm-3）的十倍。条型沟槽具有一对相对的侧壁120a在第三维度上延伸（图中没有表示出），底部120b形成在衬底中。对于宽度Wc为1μm的单位晶格200来说，在工艺的最后阶段，所形成的沟槽宽度“Wt”最好是0.5μm。使区域125绝缘的栅极电极/源极电极、栅极电极127（例如多晶硅）以及基于沟槽的源极电极128a（例如多晶硅）也形成在沟槽中。由于栅极沟槽127相对较小，不会占据整个沟槽，因此在开关时，驱动单元晶格200所需的栅极电荷很少。虽然，US5998833权利要求了高频转换和击穿特性，但是要注意的是具有线性分级的外延掺杂浓度的漂流层112的要求，对于制备质量管理提出了很大的挑战，而且增加了器件的制造成本。
第三个示例是，图3表示摘自US 20080265289，利用高密度等离子（HDP）形成源极-本体注入阻挡层，在沟槽底部，制备带有分裂栅极和厚氧化层的沟槽式MOSFET器件。在外延层210中，打开多个沟槽208，在半导体衬底205上，具有均匀的掺杂浓度。然后，利用HDP沉积氧化层，在沟槽底部制备厚氧化层215，并且在衬底上表面上，制备较薄的氧化层和较厚的氧化层220。通过沉积第一多晶硅栅极和回刻多晶硅，在沟槽208的底部，制备栅极225的底部。通过第二HDP沉积氧化层，在第一HDP氧化层215和第一栅极部分225上方，沉积第二氧化层230。通过氧化物刻蚀，除去一部分氧化层230，以及沟槽208侧壁周围的薄氧化物的上部。氧化物刻蚀还除去第二HDP层230以及沟槽208附近的一部分厚氧化层220，仅保留台面结构区中的厚氧化层220以及底部栅极部分上方的厚第二HDP氧化层230。通过沉积第二多晶硅层240，制备分裂栅极，然后回刻多晶硅，在中间多晶硅绝缘层230上方，形成顶部栅极部分240，中间多晶硅绝缘层230是通过第二HDP氧化物沉积工艺形成的。要注意的是，第一栅极部分225比第二栅极部分240窄。此外，第一栅极部分225的宽度也朝着外延层210向下逐渐变窄，导致漏极电极附近的栅极氧化物厚度增大。本领域的技术人员将轻松获得很低的栅漏电容。
第四示例是，图4表示摘自US 6262453，n-通道沟槽DMOS晶胞的剖面图。DMOS器件100包括一个香槟杯形状的沟槽栅极，垫有双栅极氧化物结构，该结构下方具有一个嵌入高掺杂浓度的区域。DMOS晶体管100形成在N+衬底105上，承载着掺杂浓度均匀的N外延层110。DMOS晶体管100在核心晶胞区中，含有多个晶胞。每个晶胞都包括一个沟槽栅极125，沟槽底面位于N+衬底上方。N+源极区140和P-本体区130包围沟槽栅极125。穿过接触开口，进行本体注入，形成多个高浓度本体掺杂区160，以降低接触电阻。本发明所述的每个沟槽栅极125都是香槟杯形状的沟槽栅极，垫有一个双栅极氧化物结构，或者从源极和本体区中区分栅极氧化物厚度。双栅极氧化物结构包括一个厚栅极氧化物结构120'，覆盖着沟槽底部的沟槽壁。双栅极氧化物结构还包括一个薄栅极氧化层120，覆盖着沟槽顶部的沟槽壁，其层厚为厚栅极氧化层厚度的1/4至1/2。这种厚栅极氧化层的击穿电压（即BVox）大于漏源击穿电压（即BVds）。由于双栅极氧化物结构垫有厚栅极氧化层120'，因此，通过双栅极氧化物结构，可以避免在沟槽栅极125底部经常出现的过早击穿。而且，由于沟槽栅极的顶部垫有薄栅极氧化层120，因此还可以避免厚栅极氧化物120'造成的阈值增大。DMOS晶体管100还具有一个高掺杂浓度N+掩埋区118，形成在香槟杯形状的沟槽栅极125底部以下。N+掩埋区118形成在N-外延层110中，有利于降低漏源电阻Rds。由于沟槽栅极125底部附近的掺杂浓度并没有明显地增大，因此引入N+掩埋区118不会大幅提高漏栅电容。为了完成DMOS器件100的顶部，要在整个表面上方设置一个绝缘层145。此后，在绝缘层145上方，设置一个金属层170，通过接触开口，连接源极区140。
关于相关申请的交叉引用，本专利申请与以下专利文件有关：Bhalla等人于2009年12月15日授权的题为《屏蔽栅沟槽（SGT）MOSFET器件及其制备工艺》，美国专利号为7633119的专利；Bhalla等人于2008年10月30日公开的题为《利用HDP设置源极-本体注入闭锁的器件结构及制备方法》，美国专利公开号为20080265289（申请号为：11/796,985）的专利，以下称为US 20080265289；Hshieh等人于2001年7月17日授权的题为《用于降低在沟槽栅极下方带有高掺杂浓度掩埋区的沟槽式DMOS中的栅漏电容的双栅极-氧化物》，美国专利号为6262453的专利，以下称为US 6262453；特此引用上述专利内容，作为用于任何及全部意图的参考。
基于上述的技术背景，本发明的主旨在于提出带有简单的栅极-氧化物结构，并且栅漏电容很低的沟槽式MOSFET器件的简便制备方法。
发明内容
本发明提供了一种用于在第一导电类型的衬底上的沟槽式DMOS器件中，制备带有步进分级厚度的栅极氧化物，以降低栅漏电容的方法，在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于主衬底表面，Z-轴指向上，该沟槽式DMOS器件包括：
一个第一导电类型的漏极，设置在衬底的底面上；一个栅极，设置在从衬底的顶面上打开的沟槽中，该栅极具有一个多晶硅层填充沟槽，垫有带有步进分级厚度的栅极氧化物层；该步进分级厚度的栅极氧化物包括厚度为T1（X-Y平面）、深度为D1（Z-轴）的厚氧化层，覆盖着沟槽壁的底部，以及一个厚度为T2（X-Y平面）、深度为D2（Z-轴）的薄栅极氧化物，覆盖着沟槽壁的顶部，T2<T1；该方法包括：
a）提供衬底，在所述的衬底上方，制备氧化硅-氮化硅-氧化硅（ONO）保护复合层；
b）在衬底中，制备：
剖面宽度为Wa（X-Y平面）、深度为Da（Z-轴）的上部临时沟槽，其中Da>D2；
厚度为PWTK的上部沟槽保护壁，覆盖着上部临时沟槽的垂直表面，上部沟槽保护壁本身是一个双层，包括厚度为T2'的薄氧化物，以及厚度为SNTK的牺牲氮化物垫片层，使T2'+SNTK=PWTK；以及
一个下部临时沟槽，对接在上部临时沟槽下方，所述的下部临时沟槽的剖面宽度为Wb、深度为Db，其中Wb<Wa，Wb=Wa-2＊PWTK并且Db<D1；
c）对下部临时沟槽周围的衬底材料进行整形并氧化（Shaping and oxidizing），形成厚度为T1、深度为D1的所需的厚氧化层，剥去牺牲氮化物垫片层以及薄氧化物，使上部临时沟槽垂直表面上的衬底材料裸露出来；
d）在上部临时沟槽的垂直表面上，制备厚度为T2的薄栅极氧化物；并且
e）用多晶硅填充上部临时沟槽和下部临时沟槽，并且回刻多晶硅层，直到其顶面限定所需的薄栅极氧化物深度为D2为止。
上述的方法，制备上部临时沟槽、上部沟槽保护壁以及下部临时沟槽包括：
b1）在复合层上形成一掩膜，并根据沟槽的顶部剖面几何形状（X-Y平面）形成沟槽掩膜中的图案；
b2）通过对ONO复合层刻蚀形成贯穿其厚度的复合层沟槽，然后各向异性地（anisotropically）刻蚀衬底，但仅在衬底中部分刻蚀，以制备上部临时沟槽；
b3）在制备中的器件上方，设置薄氧化物，形成牺牲氮化物垫片层，仅仅覆盖上部临时沟槽的垂直表面，形成上部沟槽保护壁；并且
b4）沿X-Y平面，有差别地刻蚀薄氧化物，即刻蚀掉所有未被牺牲氮化物垫片层保护的薄氧化物，然后在衬底中各向异性地部分刻蚀，形成下部临时沟槽。
上述的方法，制备仅仅覆盖上部临时沟槽的垂直表面的牺牲氮化物垫片层包括，在制备中的器件上方，设置氮化物垫片层，然后各向异性地刻蚀掉覆盖着薄氧化物水平表面的氮化物垫片层。
上述的方法，对下部临时沟槽周围的衬底材料进行整形并氧化，包括：
各向同性地（isotropically）部分刻蚀下部临时沟槽周围裸露的衬底材料，以加深带有圆滑底部面板的下部临时沟槽（Deepen the Lower interim trench with a roundedbottom floor）；并且
通过硅的局部氧化（LOCOS）工艺，氧化下部临时沟槽周围裸露的衬底材料，形成所需的厚度为T1、深度为D1的厚氧化层。
上述的方法，提供的衬底包括，衬底带有第一导电类型的预制漏极层以及第一导电类型的预制均匀掺杂的外延层，其中漏极层的掺杂浓度高于外延层的掺杂浓度，并且第一导电类型为N型。
上述的方法，还包括：
e）在制备中的器件上，制备本体区、源极区、器件钝化区以及接头金属，从而形成DMOS器件。
上述的方法，在硅的局部氧化工艺中，形成厚氧化层的同时，还在下部临时沟槽两侧的顶部拐角处（即肩部边沿）形成了厚氧化层的具有平缓弧度的弯曲部分，并且在步骤d）中该弯曲部分位于所述薄栅极氧化物和所述厚氧化层的过渡衔接处。
附图说明
为了说明本发明的多个实施例，请参见附图。然而，这些附图并不用于局限本发明的范围，仅用于解释说明。
图1表示美国专利7633119中含有屏蔽栅沟槽（SGT）结构的第一个原有技术的MOSFET器件；
图2表示美国专利5998833中具有改良高频转换与击穿性能的第二个原有技术的功率半导体器件；
图3表示US 6262453中在沟槽底部，带有分裂栅极和厚氧化层的第三个原有技术的沟槽式MOSFET器件；
图4表示US 6262453中，第四个原有技术的沟槽DMOS器件，包括一个香槟杯形状的沟槽栅极，垫有双栅极氧化物结构，下方具有一个嵌入高掺杂浓度区；
图5表示本发明所述的带有步进分级的栅极-氧化物厚度的沟槽式DMOS器件的栅极结构的关键部分，以降低栅漏电容；
图6A至图6J表示本发明所述的图5A所示栅极结构的关键部分的制备方法；以及
图6K至图6L表示本发明所述的依据图6J，用于制备DMOS器件的附加制备工艺。
具体实施方式
本说明及附图仅用于说明本发明的一个或多个现有的较佳实施例，也用于说明典型的可选件和/或可选实施例。所述的说明及附图用于解释说明，并不局限本发明。因此，本领域的技术人员应了解变化、修正及可选方案。这些变化、修正及可选方案也应认为在本发明的范围内。
图5表示本发明所述的带有步进分级（Step-graded）的栅极-氧化物厚度的沟槽式DMOS器件的栅极结构的关键部分，以降低栅漏电容。沟槽式DMOS器件1的一部分位于第一导电类型（在这种情况下为N-型）的衬底3上。为了便于说明，X-Y-Z笛卡尔坐标系（Cartesian coordinate）中的X-Y平面平行于主衬底平面，Z-轴指向上。沟槽式DMOS器件1部分包括：一个漏极接头4，设置在衬底3的底面上。一个栅极6，设置在沟槽5中，沟槽5从衬底3的顶面打开，衬底3包括预制备的N-型外延层3b，该外延层3b为均匀掺杂的外延层（参见图6A）。显然，栅极6具有一个多晶硅沟槽-填充层7，填充沟槽5。多晶硅沟槽-填充层7垫有步进分级厚度的栅极-氧化物30。步进分级厚度的栅极-氧化物30也包括一个厚-栅极-氧化物30a，厚度为T1（X-Y平面）、深度为D1（Z-轴），厚栅极氧化物30a覆盖在沟槽5的底部上和沟槽5的较下部的侧壁上。步进分级厚度的栅极-氧化物30还包括一个薄-栅极-氧化物30b，厚度为T2（X-Y平面）、深度为D2（Z-轴），T2<T1。薄-栅极-氧化物30b覆盖沟槽壁的顶部。
对于本领域的技术人员，厚-氧化层30a的存在有利于降低栅漏电容。为了避免赘述混淆栅极金属接触栅极6的细节，此处并没有表示出顶部器件钝化和顶部器件金属化。因此，与US 7663119（图1）中所述的分离沟槽式栅极150和底部-屏蔽电极130的结构相比，本发明所述的器件结构较简单，并且带有单独的多晶硅沟槽-填充层7。然后，与US 5998833（图2）中所述的具有线性分级掺杂浓度的漂流层112相比，本发明所述的器件结构也较简单，尽管此次并没有表示出具有均匀掺杂浓度的漂流层。同样地，与US 20080265289中所述的分裂栅极器件（栅极部分240和225）相比，本发明所述的器件较简单，带有单独的多晶硅沟槽-填充层7。虽然US 6262453中所述的垫有双栅极氧化物结构的香槟杯状沟槽栅极（图4中的125、120、120'）并不具有本发明所述的相应的栅极结构6，但是整体的本发明器件结构仍然明细地较简单，并不带有US 6626453中所述的高掺杂浓度的N+掩埋层118，形成在香槟杯状的沟槽栅极125的底部。因此，下文所述的本发明器件的制备方法，比所引用的各种原有技术更加简便。
图6A至图6J表示，依据本发明，图5所示的沟槽式DMOS器件1的关键部分的制备方法。在图6A中，在衬底3的底部，带有漏极接头4，衬底3包括一个N-型漏极层3a（也即一个底部衬底）和一个位于N-型漏极层3a之上的N-型外延层3b，漏极接头4就形成在N-型漏极层3a的底面上，预制的重掺杂N-型漏极层3a和预制的N-型外延层3b具有均匀的掺杂浓度。然后，在衬底3的上方制备一个氧化硅-氮化硅-氧化硅（ONO）保护复合层40，该保护复合层40具有硅氧化物保护子层40a、硅氮化物保护子层40b以及硅氧化物保护子层40c。可以连续制备硅氧化物保护子层40a、硅氮化物保护子层40b以及硅氧化物保护子层40c。
图6B至图6E表示在衬底3中，制备上部临时沟槽44、上部沟槽保护壁46以及下部临时沟槽48。
在图6B中，依据沟槽5所需的顶部剖面几何（X-Y平面），在ONO复合层40上方，制备沟槽掩膜42并形成图案（例如形成开口图案）。然后，通过掩膜的各向异性刻蚀，穿过ONO复合层40，制备多个ONO沟槽40d。
在图6C中，继续进行掩膜的各向异性刻蚀，直到制成上部临时沟槽44为止（即利用复合层40作为遮蔽层来刻蚀衬底3以形成沟槽44），上部临时沟槽44的剖面宽度为Wa（X-Y平面）以及在衬底3中的深度为Da（Z-轴），其中Da>D2。
在图6D中，厚度为T2'的薄氧化物31设置在制备中的器件上方，然后制备厚度为SNTK的牺牲氮化物垫片层46a，仅仅覆盖上部临时沟槽44的垂直侧面，从而完成厚度为PWTK的上部沟槽保护壁46。更详细地说，首先在制备中的器件上方设置一个氮化层，覆盖沟槽5的侧壁和底部（此时氮化层覆盖在内衬于上部临时沟槽44的侧壁和底部上的薄氧化物31上），然后通过湿刻蚀，刻蚀掉覆盖着薄氧化物31的水平表面以及ONO复合层40上方的那部分氮化层。要注意的是，所制成的上部沟槽保护壁46是双层，并且PWTK=T2'+SNTK。
在图6E中，首先刻蚀掉沿X-Y平面所有的不受牺牲氮化物垫片层46a保护的薄氧化物31。然后，在衬底3中部分进行各向异性刻蚀，制成对接在上部临时沟槽44下方的下部临时沟槽48。要注意的是，下部临时沟槽48的剖面宽度为Wb，深度为Db，其中Wb<Wa，Wb=Wa-2＊PWTK，并且Db<D1。
图6F至图6H表示在厚度为T1的所需的厚氧化层30a中，塑形并氧化在下部临时沟槽48周围的衬底3的材料，然后剥去牺牲氮化物垫片层46a和薄氧化物31，制备厚度为T2的薄栅极氧化物30b。图6F表示各向同性地部分刻蚀下部临时沟槽48周围裸露的衬底3的材料，通过圆形的底板50加深，即通过将下部临时沟槽48的底部表面裸露的一部分衬底3腐蚀掉，从而在加深了下部临时沟槽48的同时，还圆角化沟槽48的角部，至沟槽48的底部更加接近圆形。
图6G表示通过硅的局部氧化（LOCOS）工艺，氧化下部临时沟槽48周围裸露的衬底3材料，制备所需的具有厚度为T1、深度为D1的厚氧化层30a。对于本领域的技术人员，应明确LOCOS是微加工级的制备工艺，二氧化硅形成在硅晶圆所需的区域中，Si-SiO2交界面的下边界低于其余的硅表面。由于已知的鸟嘴效应，LOCOS工艺会在两种不同厚度的氧化物之间（即厚氧化层30a和薄氧化物31之间）的过渡处，自动形成一个光滑的弯角。还要注意的是，表面氧化物不能闭锁它下面的硅氧化，只有表面氮化物（例如氮化物垫片层46a）可以闭锁。
在图6H中，通过湿刻蚀工艺，剥掉并除去牺牲氮化物垫片层46a。通过另一个湿刻蚀工艺，除去薄氧化物31，使上部临时沟槽44中的衬底3材料裸露出来，从而稍稍降低底部LOCOS的厚氧化层30a的厚度。
在图6I中，在器件上方，生长一个所需厚度为T2、深度为Da的薄栅极氧化物30b，覆盖着上部临时沟槽44的裸露侧面。
在图6J中，通过例如沉积等方式用多晶硅填充上部临时沟槽44和下部临时沟槽48。回刻沉积的多晶硅形成一个多晶硅沟槽填充层7，直到其顶面限定了所需深度D2的薄栅极氧化物30b为止，如图所示，D2<Da。
图6K至图6L表示，依据本发明，用于制备DMOS器件的图6J后续的附加制备工艺，已经为人们所熟知。在图6K中，在衬底3上方的ONO复合层40的薄氧化物30b和氮化硅保护子层40b，可以相继从制备中的器件上刻蚀掉，使氧化硅保护子层40a裸露出来。例如通过P-型掺杂物的离子注入，制备多个本体区62，然后例如通过在衬底3的顶部，穿过氧化硅保护子层40a，进行高浓度的N-型掺杂物的离子注入，制备多个源极区60。在图6L中，刻蚀掉氧化硅保护子层40a，随后相继沉积器件钝化区64和接头金属66，完成DMOS器件的制备。
在一些可选实施方式中，可认为沟槽（或氧化物）的深度D含有在Z轴方向上从沟槽（或氧化物）的定义的最低点至其最高点间的距离之意。
提出了一种用于制备沟槽式MOSFET器件的简便方法，该沟槽式MOSFET器件具有简单的栅极-氧化物结构，并且具有很低的栅漏电容。尽管上述说明包含了多个详细参数，但是这些参数仅作为对本发明现有的较佳实施例的解释说明，并不能据此局限本发明的范围。通过说明及附图，给出各种典型结构的典型实施例。对于本领域的技术人员应显而易见，本发明可以用于各种其他特殊形式，上述各种实施例经过轻松修改，就可以适合于其他具体应用。例如，本发明所述的简便制备方法只需稍作改变就能轻松用于除DMOS器件之外的其他类型的MOSFET器件，例如SGT MOSFET、分裂栅极MOSFET及其相似的器件。又例如，只需重复图6D至图6E所示的制备工艺，就可利用本发明制备带有多种分级厚度的沟槽式DMOS器件，无需更多的掩膜42。本发明的范围不应局限于上述说明中的典型实施例，而应由以下的权利要求书来界定。任何和所有来自于权利要求书中内容或同等范围中的修正，都将被认为属于本发明的保护范围之内。

Claims (7)

1.一种用于在第一导电类型的衬底上的沟槽式DMOS器件中，制备带有步进分级厚度的栅极氧化物，以降低栅漏电容的方法，在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于主衬底表面，Z-轴指向上，该沟槽式DMOS器件包括：
一个第一导电类型的漏极，设置在衬底的底面上；
一个栅极，设置在从衬底的顶面上打开的沟槽中，该栅极具有一个多晶硅层填充沟槽，垫有带有步进分级厚度的栅极氧化物层；
该步进分级厚度的栅极氧化物包括厚度为T1（X-Y平面）、深度为D1（Z-轴）的厚氧化层，覆盖着沟槽壁的底部，以及一个厚度为T2（X-Y平面）、深度为D2（Z-轴）的薄栅极氧化物，覆盖着沟槽壁的顶部，T2<T1；
其特征在于，该方法包括：
a）提供衬底，在所述的衬底上方，制备氧化硅-氮化硅-氧化硅（ONO）保护复合层；
b）在衬底中，制备：
剖面宽度为Wa（X-Y平面）、深度为Da（Z-轴）的上部临时沟槽，其中Da>D2；
厚度为PWTK的上部沟槽保护壁，覆盖着上部临时沟槽的垂直表面，上部沟槽保护壁本身是一个双层，包括厚度为T2'的薄氧化物，以及厚度为SNTK的牺牲氮化物垫片层，使T2'+SNTK=PWTK；以及
一个下部临时沟槽，对接在上部临时沟槽下方，所述的下部临时沟槽的剖面宽度为Wb、深度为Db，其中Wb<Wa，Wb=Wa-2＊PWTK并且Db<D1；
c）对下部临时沟槽周围的衬底材料进行整形并氧化，形成厚度为T1、深度为D1的所需的厚氧化层，剥去牺牲氮化物垫片层以及薄氧化物，使上部临时沟槽垂直表面上的衬底材料裸露出来；
d）在上部临时沟槽的垂直表面上，制备厚度为T2的薄栅极氧化物；并且
e）用多晶硅填充上部临时沟槽和下部临时沟槽，并且回刻多晶硅层，直到其顶面限定所需的薄栅极氧化物深度为D2为止。
2.如权利要求1所述的方法，其特征在于，制备上部临时沟槽、上部沟槽保护壁以及下部临时沟槽包括：
b1）在复合层上形成一掩膜，并根据沟槽的顶部剖面几何形状（X-Y平面）形成沟槽掩膜中的图案；
b2）通过对ONO复合层刻蚀形成贯穿其厚度的复合层沟槽，然后各向异性地刻蚀衬底，但仅在衬底中部分刻蚀，以制备上部临时沟槽；
b3）在制备中的器件上方，设置薄氧化物，形成牺牲氮化物垫片层，仅仅覆盖上部临时沟槽的垂直表面，形成上部沟槽保护壁；并且
b4）沿X-Y平面，有差别地刻蚀薄氧化物，即刻蚀掉所有未被牺牲氮化物垫片层保护的薄氧化物，然后在衬底中各向异性地部分刻蚀，形成下部临时沟槽。
3.如权利要求2所述的方法，其特征在于，制备仅仅覆盖上部临时沟槽的垂直表面的牺牲氮化物垫片层包括，在制备中的器件上方，设置氮化物垫片层，然后各向异性地刻蚀掉覆盖着薄氧化物水平表面的氮化物垫片层。
4.如权利要求1所述的方法，其特征在于，对下部临时沟槽周围的衬底材料进行整形并氧化，包括：
各向同性地部分刻蚀下部临时沟槽周围裸露的衬底材料，以加深带有圆滑底部面板的下部临时沟槽；并且
通过硅的局部氧化（LOCOS）工艺，氧化下部临时沟槽周围裸露的衬底材料，形成所需的厚度为T1、深度为D1的厚氧化层。
5.如权利要求1所述的方法，其特征在于，提供的衬底包括，衬底带有第一导电类型的预制漏极层以及第一导电类型的预制均匀掺杂的外延层，其中漏极层的掺杂浓度高于外延层的掺杂浓度，并且第一导电类型为N型。
6.如权利要求1所述的方法，其特征在于，还包括：
e）在制备中的器件上，制备本体区、源极区、器件钝化区以及接头金属，从而形成DMOS器件。
7.如权利要求4所述的方法，其特征在于，在硅的局部氧化工艺中，形成厚氧化层的同时，还在下部临时沟槽两侧的顶部拐角处形成了厚氧化层的具有平缓弧度的弯曲部分，并且在步骤d）中该弯曲部分位于所述薄栅极氧化物和所述厚氧化层的过渡衔接处。
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