CN101410987A - 用于集成电路的功率半导体器件结构及其制造方法 - Google Patents

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Abstract

一种功率半导体器件，所述器件包括到配置在沟槽(11)的上部分的导电栅极，所述沟槽(11)形成在半导体衬底(1)中，和在与导电栅极平行的沟槽中延伸到大于到导电栅极的深度的导电场板。场板通过比栅极绝缘层厚的场板绝缘层与沟槽的壁和底部绝缘。在一个实施例中，场板在沟槽中与栅极绝缘。在相邻沟槽的第一和第二侧的衬底的表面处配置第一导电类型的杂质掺杂区域，并且形成源极和漏极区域，在沟槽(11)的第一侧上的源极区域下形成第二导电类型的本体区(7)。导电栅极通过栅极绝缘层与本体区(7)绝缘。一种制造半导体器件的方法与常规的CMOS工艺兼容。

Description

用于集成电路的功率半导体器件结构及其制造方法
技术领域
本发明涉及半导体器件，更具体地，涉及能够包含在集成电路装置中的功率半导体器件及其制造方法。
背景技术
功率集成电路提供在单个半导体衬底上与其它诸如CMOS逻辑器件之类的其它集成电路装置集成的功率器件。
包括功率器件(与其它类型的半导体器件组合)的集成电路装置的设计和制造在将器件性能最大化和工艺成本最小化方面面临众多挑战。例如，最佳的功率器件为所谓的“沟槽MOS”(具有垂直结构)，而诸如CMOS逻辑器件之类的其它半导体器件的结构为典型地侧向。具体地，最佳分立功率器件具有垂直结构，因此源极和漏极设置在衬底的相对主表面上，并且由沟槽栅极控制的电流是垂直的(与第一主表面垂直)。相反，在CMOS逻辑器件中，源极和漏极与第一主表面相邻地形成，并且由沟道区域侧向地间隔开，在所述沟道区域上形成栅极结构，使得电流是侧向的(与第一主表面平行)。由于这些结构不同和尺寸不同，用于形成垂直功率器件和侧向CMOS的常规制造工艺相当地不同。
为解决这些冲突的要求，常规的方法是采用侧向DMOS功率器件代替垂直沟槽MOS器件以允许功率和逻辑器件的集成。在侧向DMOS或延伸的漏极MOSFET功率器件中，在与CMOS器件相同的第一主表面处配置源极和漏极，并且电流是侧向的。然而，由于其侧向的配置以及由于与沟道和漂移区相关联的电阻导致的其侧向尺寸的限制，DMOS功率器件耗费相当大的管芯面积。具体地，由于必须的高阱(和/或抗穿通)掺杂水平，难以实现DMOS器件的沟道长度的减小，这限制了可实现的击穿电压。相同的问题是漂移区的侧向按比例变化，这由器件能够处理的最大电场(对于优化的器件为至多是20V/微米)确定。漂移区的侧向按比例变化的减少使得更加难以提供大约30V以上的击穿电压。此外，需要适应高电压应用的厚栅极氧化物阻止了栅极/沟道长度减少到基本上1微米以下(由于合理的阈值电压)。
使用垂直功率器件(即，沟槽MOS)允许侧向按比例变化，因此耗费较少的面积，但是，由此制造工艺需要形成掩埋的N+/P+层，并且形成它们之间的连接，这与当前的CMOS工艺是不容易兼容的。
US-A-5723891公开了一种沟槽CMOS晶体管结构，该沟槽CMOS晶体管结构具有第一主衬底表面上侧向间隔开的源极和漏极区域，和形成在源极和漏极之间的沟槽中的栅极。沟槽具有非均匀的绝缘衬里(lining)，因此沟槽栅极的漏极侧上的衬里较厚。因此，沟槽栅极的源极侧上的薄衬里限定了沟道。电流既是侧向的，又是垂直的，从源极到沟道的电流是垂直的，在沟槽栅极下的进入漏极漂移区是侧向的，并且从漂移区到漏极是垂直的。当与常规的DMOS功率器件比较时，这种结构使减小单元倾斜成为可能，但是其制造方法不容易与常规的集成电路制造工艺兼容。此外，US-A-5 713 891的沟槽DMOS功率器件的切换速度并未得到优化。
发明内容
本发明力图提供一种用于集成电路应用(包括高压应用)的改进的功率器件结构，以及一种更适于与标准的集成电路(例如，CMOS)工艺组合应用的制造方法。
根据第一方面，本发明提供了一种半导体器件，包括具有第一主表面的半导体衬底；沟槽，从第一主表面延伸到衬底中；第一导电类型的第一和第二杂质掺杂区域，位于与第一主表面相邻的沟槽的各自的第一和第二相对侧处；与第一导电类型相反的第二导电类型的本体区，位于仅在沟槽的第一侧上的第一杂质掺杂区域下；第一导电类型的漂移区，位于本体区和第二杂质掺杂区域下，所述沟槽终止于漂移区中；导电栅极，通过栅极绝缘体与本体区绝缘；以及沟槽中的导电场板，所述场板基本上与导电栅极平行地延伸到沟槽中，达到大于或等于导电栅极深度的深度，其中所述场板通过场板绝缘层与沟槽中的漂移区绝缘，并且其中所述场板绝缘层的厚度基本上大于栅极绝缘体的厚度。
在一个实施例中，场板绝缘层至少是栅极绝缘体厚度的三倍，典型地，大于其厚度的大约五倍。例如，对于具有的栅极操作电压的范围在2到10V之间的器件，并且典型栅极绝缘层厚度在约3到15nm，场板绝缘层的厚度范围是大约50至800nm。对于需要100V击穿电压的器件，预期对于多至几个微米的沟槽尺寸(宽度/深度)和常规栅极绝缘体厚度，场绝缘板层可以具有至少500nm的厚度。对于更高的击穿电压，场板绝缘层厚度和栅极绝缘厚度之间的比率甚至更大。
根据第二方面，本发明提供一种制造半导体器件的方法，包括：在半导体衬底的第一主表面中形成沟槽，所述沟槽具有第一和第二相对侧；用具有第一厚度的第一绝缘层为沟槽加衬里；使用导电材料填充沟槽；在沟槽的各自的第一和第二边处与第一主表面相邻处，形成第一导电类型的第一和第二杂质掺杂区域；仅在沟槽的第一侧上，形成与第一导电类型相反的第二导电类型的本体区，所述本体区延伸到距离第一主表面的第一预定深度；形成子沟槽，所述子沟槽延伸到距离第一主表面第二预定深度，并且具有相邻本体区的第一侧壁；用具有第二厚度的第二绝缘层为子沟槽的第一侧壁加衬里，所述第二绝缘层基本上小于第一厚度；以及使用导电材料填充子沟槽。
典型地，第二预定深度基本上与第一预定深度相同。
根据第三方面，本发明提供一种制造功率集成电路的方法，所述功率集成电路包括功率器件和至少一个其他半导体器件，使用根据本发明的第二方面的方法。
附图说明
从所附权利要求和下面的描述，其它可选的特征是显而易见的。
现在参考附图借助实例，描述本发明的实施例，其中：
图1是根据本发明的实施例的带状结构中包括一对NMOS晶体管的NMOS功率晶体管单元的截面图；
图2是图1的NMOS功率晶体管的透视图；
图3a至3m示出了根据本发明的实施例制造功率晶体管的方法的各阶段期间，组合的功率晶体管和CMOS集成电路的部分的截面图；
图4a至4b示出了根据本发明的另一实施例，在SOI衬底上制造功率晶体管的方法的各阶段期间的截面图；
图5是根据本发明的另一实施例的NMOS晶体管单元的截面图，与图1类似；
图6是NMOS晶体管单元的截面图，与图1类似；
图7a至7c示出了根据本发明的实施例，在制造功率晶体管的方法的各阶段期间的截面图；
图8示出了根据本发明的另一实施例，在制造功率晶体管的方法的一个阶段期间的截面图；
图9是根据本发明的另一实施例的NMOS晶体管单元的截面图，与图1类似；
图10是根据本发明的又一实施例的NMOS晶体管单元的截面图，与图1类似；
图11是根据本发明的再一实施例的NMOS晶体管单元的截面图，与图1类似；
图12是根据本发明的另一实施例的NMOS晶体管单元的截面图；
图13是根据本发明的又一实施例形成集成电路装置的一部分的功率器件的正方形功率晶体管单元的阵列的平面图；以及
图14是根据本发明的再一实施例的NMOS晶体管单元的截面图。
附图仅用于示意性示出，并非等比例绘制。附图中相同的参考数字表示类似的元件。
具体实施方式
图1和2示出了根据本发明的实施例依次形成部分集成电路装置的功率半导体器件的单元100。根据该实施例，附图示出了具有带状结构的一对NMOS功率晶体管器件2，所述一对NMOS功率晶体管器件2形成在配置于p型硅半导体衬底1中的n型掺杂阱5中。技术人员可以理解，晶体管器件也可以等效地是PMOS器件，在这种情况下，将反转元件的导电类型。
衬底1具有上部、第一主表面3，并且与第一主表面3相邻地设置n阱5。在一个实施例中，n阱可以形成为p型单晶硅衬底上的n型外延层，使得外延层的上表面形成衬底1的第一主表面。在另一实施例中，n阱5可以通过将n型掺杂剂注入p型衬底1中形成。一对平行的沟槽11基本上垂直地从第一主表面3延伸第一深度到n阱5中，并且形成带状功率晶体管2的镜像对。每个晶体管2具有第一侧和第二侧，可以理解，晶体管这样朝向，使得相邻晶体管的类似侧按照镜像方式彼此面对以形成对称的晶体管单元100。在所示的实例中，晶体管2的第二侧彼此面对。与第一主表面3相邻、并且延伸到距离表面3的第二深度的重掺杂n型区域4形成公共漏极区域4a，所述公共漏极区域4a位于镜像晶体管对2的沟槽11的相对第二侧和与沟槽11的第一侧相对的源极区域4b之间。将延伸到距离衬底表面3的第三深度(小于第一深度，大于第二深度)的p型本体区7设置在镜像晶体管对的沟槽11的相对的第一侧上的源极区域4a下面。应指出p型本体区7并非形成在公共漏极区域4a(位于晶体管对的沟槽11的相对第二侧之间)下面，而是仅形成在沟槽11的第一侧上的源极区域4b下面。
如图1所示，每个沟槽11包含绝缘导电栅极6和绝缘场板8。具体地，掺杂多晶硅栅极6在与源极区域相邻的每个沟槽11中延伸基本上第三深度(这基本上是p本体区的深度)，并且通过相对薄的栅极绝缘体9与源极区域和p本体区(在沟槽的第一侧上)绝缘。在该实施例中，掺杂的多晶硅场板8(基本上与栅极6平行)在各个沟槽中延伸到比多晶硅栅极6的深度更大的深度，并且在沟槽中通过相对厚的绝缘层15与周围的n阱区域5(沟槽的第二侧，第一侧的底部和下部分)绝缘。在图5中所示的并且以下更详细地描述的可替代实施例中，场板8可以延伸到基本上与栅极6相同的深度。在图1和2的实施例中，场板8还通过相对薄的绝缘层29与栅极6绝缘，并且将分离的接触37、39分别配置用于每个沟槽11中的栅极6和场板8，如图2所示。
这样形成的功率晶体管结构具有沟槽DMOS结构，与第一主衬底表面3相邻的侧向间隔开的源极4b和漏极4a区域布置在绝缘沟槽栅极6和场板8的相对侧面上。如图1所示，电流是侧向和垂直的，从源极到沟道是垂直的，在沟槽下进入漏极漂移区是侧向的，并且从漂移区到漏极是垂直的。因此，在包括镜像晶体管对的所示的条状单元中，电流是从各自晶体管的源极区域4b(在沟槽对的相对侧)到沟槽对之间的公共漏极区域4a。
应该理解的是，实际上，具有上述的带状结构的功率器件典型地包括由晶体管对形成的多个带状单元100。在所述的布置中，每个单元包括其间具有公共漏极区域的晶体管对，并且晶体管对中的每个晶体管与相邻晶体管对的晶体管共享公共源极区域。
作为替代，虽然较不易制造，晶体管不需形成在镜像对中。
因此，本发明的上述实施例的功率晶体管结构受益于侧向布置(这更与CMOS工艺兼容)，同时利用沟槽栅极和场板以允许器件按比例变化。场板提供有益的减少的表面场(RESURF)结构，因此改善诸如击穿电压、特征导通电阻以及其折衷。
此外，器件结构可以在与CMOS工艺兼容的工艺中形成。下面参考图3a至3m描述一个这种的工艺。
图3a至3m示出了根据本发明的一个实施例制造功率半导体器件、并且CMOS半导体器件同时集成在相同的衬底上的方法。为了示出方法中的各个阶段的目的，各个附图的左侧示出了功率半导体器件(此处的“功率半导体区域”)的一部分，各个附图的右侧示出了CMOS器件(此处的“CMOS区域”)的一部分。
在所示的实施例中，将在与第一主表面3相邻的衬底1的上部分中具有n型阱5的p型半导体衬底1(典型地，单晶硅)用于集成的功率器件。可以通过常规技术形成n型阱5(例如，通过在p型衬底上生长n型外延层，或通过将n型掺杂剂注入p型衬底的上部分中)。此外，使用常规STI工艺，在CMOS区域中的预定位置处形成浅沟槽隔离(STI)。这些工艺步骤产生图3a中功率半导体和CMOS区域的截面图所示的阶段。
然后，在第一主表面3上形成硬掩模10，并且使用诸如光刻和刻蚀之类的常规技术在功率半导体区域中形成图案。形成图案的硬掩模限定了用于形成沟槽11的图案。然后通过将衬底1刻蚀到第一深度形成沟槽，使得沟槽11终止于p型衬底区域上的n阱区域中。普通技术人员应该理解，用于形成沟槽11的刻蚀工艺是常规的，并且可以根据所需参数选择。典型地，沟槽具有大约0.3至5微米的深度和大约0.5至5微米的宽度，所述槽沟使用诸如反应离子刻蚀(使用HBr或SF6)之类的干法刻蚀技术形成具有大约0.2至3微米的沟槽11之间的间隔。这导致图3b所示的阶段，从图3b中可以明显看出沟槽11仅形成在功率半导体区域中，硬掩模10防止CMOS区域中的衬底的刻蚀(未示出)。
接着，二氧化硅绝缘层15(优选地，使用TEOS(四乙氧基硅烷)形成)覆盖地沉积在衬底上及功率半导体区域中的沟槽11的侧壁和底部上，如图3c所示。典型地，TEOS的厚度是大约50nm至800nm，并且形成功率半导体区域中的沟槽11的氧化物衬里(oxide liner)。从下面的描述应该理解，二氧化硅层15将场板8与功率半导体区域中的最终器件结构的沟槽壁绝缘。
然后，如图3d所示，通过在衬底上沉积第一多晶硅层17用所述(掺杂)多晶硅17填充沟槽11。在沉积期间或优选地沉积后，通过用有源n型或p型掺杂剂掺杂所述多晶硅，可以使得多晶硅导电。功率半导体区域中的沟槽11中的掺杂多晶硅层17将形成晶体管2的最终结构的场板8。
如图3d所示，在该阶段，CMOS区域具有包括第一主表面上的硬掩模10、TEOS 15和(掺杂)多晶硅17的三层。如图3e所示，在下一阶段，通过常规技术(例如，多晶硅及氧化物回蚀和/或平面化及硬掩模去除)去除这三层，使得CMOS区域回复到其初始阶段(参考图3a)。这些工艺步骤产生多晶硅填充的绝缘沟槽19(基本上与功率半导体区域中的衬底1的第一主表面3齐平)，如图3e所示。
然后，将p型掺杂剂引入功率半导体和CMOS区域的预定区域中，以形成延伸到预定深度(上述第三深度)的p阱21，如图3f所示。典型地，使用采用注入掩模(未示出)的常规掺杂剂注入技术形成p型阱21。下面参考图8描述，作为替代，可以使用受控的/定向的注入。根据最终器件所需参数(包括栅极6的深度、所需阈值电压和栅极氧化物厚度)，选择形成p阱区域21的注入能量和剂量。功率半导体区域中的p阱21形成功率半导体器件结构的本体(沟道)区域7。技术人员应该理解，可以在制造工艺中的任何适当的阶段形成p阱21。例如，在下面描述图3g所示的阶段后，可以注入p阱，这可以确保与栅极6对准。
接着，在衬底1的第一主表面3上设置第一光致抗蚀层23，并且对其形成图案以限定掩模。形成图案的掩模暴露出沟槽11的第一侧壁上的TEOS 15(即，相邻p阱21的沟槽的侧壁)，同时保护在不相邻p阱21的沟槽的第二侧壁上的TEOS。如图3g所示，形成图案的光致抗蚀23的边缘位于多晶硅17上，从而光致抗蚀23覆盖需要保护的氧化物的所有区域。然后，通过执行刻蚀去除暴露的TEOS 15的一部分，所述刻蚀向下去除暴露的TEOS 15至基本上与p阱21相同的深度，以形成用于垂直沟槽栅极的子沟槽25，如图3g所示。使用常规的技术执行刻蚀。优选地，在预定的时间执行湿法刻蚀(例如使用HF溶液作为刻蚀剂)以获得所需深度(典型地，是大约1微米)。作为替代，在湿法刻蚀后执行干法刻蚀以去除沟槽侧壁上的剩余氧化物间隔。
如前所述，在一些实施例中，栅极6和p本体区7延伸到距离衬底的表面基本上相同的深度(第三深度)。因此，需要将子沟槽25(其中形成栅极6)与p阱21(将形成p本体区7)对准。因此，应该控制形成子沟槽25的刻蚀步骤和形成p阱21的注入步骤以确保该对准。
接着，去除光致抗蚀23，并且将第一氧化物薄层29生长到基本上比TEOS层15的厚度小的第一厚度(例如，对于达到5V的操作栅极电压为大约10nm)。第一薄氧化物层29形成在每个子沟槽25的侧壁上。第一薄氧化物层29将形成最终功率器件结构中的栅极绝缘体9，因此，第一厚度与比所需栅极电介质厚度略小的厚度。如图3h所示，氧化物也同时生长在沟槽中的多晶硅17的顶部表面上、功率半导体区域中的沟槽11之间的衬底的第一主表面3上以及CMOS区域上(未示出)。技术人员应该理解，也可以通过在子沟槽23的侧壁和底部上沉积绝缘材料层29形成第一薄氧化物层29(例如，氮化物、氮氧化合物或其它高k电介质)。
然后，在结构上和子沟槽25中形成第二光致抗蚀层27，并且使用常规方法形成图案，以暴露CMOS区域，而同时保护功率半导体区域。接着，去除先前步骤中在CMOS区域中形成的第一薄氧化物层29。然后，去除功率半导体区域上的第二层光致抗蚀27的剩余部分，根据CMOS器件所需的栅极工作电压，在图3i所示的CMOS区域中的衬底的第一主表面3上，将第二薄氧化物层31生长到大约1.5至6nm的厚度。同时，将功率半导体区域中的第一薄氧化物层加厚(以相对低的速率氧化生长)到功率器件所需的栅极氧化层厚度。CMOS区域中的第二栅极氧化物层31形成用于CMOS器件的栅极电介质。
接下来，去除功率半导体区域上的第二光致抗蚀层27的剩余部分，并且在CMOS区域上、功率半导体区域的沟槽上及其中形成第二多晶硅层33，如图3j所示。典型地，通过在衬底1的第一主表面3上共形地沉积原位掺杂层来配置第二多晶硅层33，从而填充子沟槽25。应理解，可以在后面的阶段中掺杂多晶硅层33。
然后，在多晶硅层33上形成第三光致抗蚀层35。接着，使用常规技术形成光致抗蚀35的图案，并且刻蚀多晶硅33以同时形成功率半导体区域中的多晶硅栅极接触37以及CMOS区域中的晶体管栅极电极，以达到图3k所示的阶段。具体地，在功率半导体区域中，将多晶硅层33回蚀到第一主表面3上的栅极氧化物29，并且将多晶硅栅极焊盘37(由光致抗蚀图案限定)形成为连接垂直栅极33(图2)。在CMOS区域，光致抗蚀图案限定晶体管栅极，使得所述刻蚀步骤形成CMOS晶体管栅极39。
然后，去除光致抗蚀35的形成图案层，并且将n型掺杂剂注入衬底的上表面3以在CMOS区域中形成浅的、轻掺杂源极/漏极延伸、以及功率半导体区域中的沟槽11的任一侧的浅n+掺杂区域，如图3I所示。
接着，在向功率半导体和CMOS区域中注入n型掺杂剂的主要重掺杂源极/漏极区域4之前，通过常规技术，在CMOS晶体管栅极39的侧壁上形成间隔4。如图3m所示，该阶段完成了图1的本发明的实施例的功率半导体器件的结构。然后，可以执行诸如硅化和后端工艺之类的标准CMOS工艺以完成CMOS逻辑器件。此外，为完成功率器件，通过在衬底1的第一主表面3上注入重掺杂p型接触51，将低电阻连接配置用于p本体区7，如下面描述和图5所示。
在另一实施例中，本发明的功率半导体器件结构可以形成在绝缘体上的硅(SOI)衬底上。参考图4a，这示出了与图3b所示相对应的阶段中的工艺，将有源晶体管2的沟槽11刻蚀入硅中至掩埋氧化物层42上的深度，在n阱/漂移区5的沟槽底部留下足够的硅。此外，在功率半导体和CMOS区域的边界处，同时刻蚀隔离沟槽43穿过STI并且向下延伸到掩埋的氧化物层42。
在形成硬掩模10图案后但刻蚀硅中的沟槽11之前，可以通过首先相对于硅选择性地刻蚀STI氧化物获得同时刻蚀。通过开始刻蚀绝缘沟槽，以这种方式，可以同时完成有源沟槽和绝缘沟槽的硅刻蚀。作为替代，通过使用用于器件沟槽11和隔离沟槽43的适当尺寸的干法刻蚀(例如，HBr刻蚀剂)，可以获得同时刻蚀。根据本发明，由于较宽的隔离沟槽43比较窄的器件沟槽11刻蚀得快，可以完成绝缘沟槽的刻蚀(即，向下至掩模的氧化物层42)，同时剩余用于形成功率晶体管单元的有源沟槽11下的足够的硅。
深隔离沟槽43(延伸到掩埋氧化物层42)获得功率半导体区域与CMOS区域的完全电介质隔离，如图4b所示，它示出了完成的隔离沟槽结构。
与图1类似，图5是根据本发明的又一实施例的NMOS晶体管单元100的截面图。在该实施例中，镜像对称对的每个晶体管器件2的结构与图1的实施例的不同之处仅在于沟槽11中的导电栅极6的深度基本上与沟槽11中的场板8的深度相同。这种结构适用于低压应用，特别是20V以下的低压应用。对于这些低压应用，场板形成的电场被限制在漏极下，使得边缘终端是不必要的。在所示的实施例中，也将重P+掺杂连接51配置用于p阱，这在本领域是众所周知的。典型地，技术人员应该理解p阱连接51也是包括在本发明的所有其它实施例中。
与图1类似，图6是NMOS晶体管单元100的截面图。在该单元中，镜像对称对的各个晶体管器件2的结构与图1中的实施例的不同之处仅在于，栅极6和场板8是集成形成的，因此，省略了栅极6和场板8之间的第一薄绝缘层29。形成集成的栅极和场板适用于一些应用，但由于增长的栅极电容，其通常不是优选的。
通过如下修改上述工艺(图3a至3m)，可以获得图6的结构。在沉积厚的TEOS层15后，如图3c所示，沉积诸如氮化物衬里之类的薄抗氧化层。然后，继续形成多晶硅层17的工艺，如图3d所示，随后进行图3e至3g的工艺步骤。形成子沟槽25的刻蚀步骤(图3g)没有去除氮化物衬里，因此，在后续的步骤中，仅在沟槽11的底部和第一侧壁上生长第一薄氧化物29。有时，在氧化以形成栅极绝缘体9(图3h)后，使用本领域公知技术通过湿法刻蚀选择性地去除氮化物衬里。例如，在第二氧化以形成CMOS区域中的薄栅极氧化物31(图3i)后，可以去除氮化物衬里。然而，在沉积第二多晶硅层33(图3j)之前，应该去除氮化物衬里。然后，参考图3k至3m的描述，继续工艺，与场板8相邻地形成多晶硅栅极6(其中不存在绝缘层)。因此，栅极6和场板8作为单个电极整体形成。
与图3中的各图类似，图7a至7c是功率半导体区域的截面图，示出了根据本发明的另一实施例形成p本体区7的可替代的技术。在该实施例的方法中，省略图3f的步骤，即在刻蚀子沟槽25之前形成p阱21的步骤。替代地，该方法开始自与图3相关描述的步骤，直至图3g所示的阶段。接着，剥去第一光致抗蚀层，形成牺牲保护层(例如，氧化物)，并且形成与光致抗蚀23相对应的图案，以到达图7a所示的阶段。保护层28保护CMOS区域和功率半导体区域的一部分以避免后续的离子注入。然后，将硼离子通过气相掺杂或等离子浸入掺杂注入衬底的上表面3中，如图7b所示。在高温中，硼杂质从衬底的上表面3扩散到n阱5中，并且从沟槽11的第一侧扩散到子沟槽25中。这导致图7c所示的阶段，其中均匀掺杂的p阱区域21(形成p体7)的深度与子沟槽25(将包含栅极电极6)的深度自对准。
在再一实施例中，代替形成n阱5(其形成漏极漂移区)，作为p型衬底1上的外延层，直接在方法的开始处形成沟槽11后，可以通过气相掺杂或等离子掺杂形成漏极漂移区。气相或等离子浸入掺杂技术对于技术人员是众所周知的，并且与上述图7a至7c中示出的p阱的形成相似。作为替代，可以通过大的倾斜注入形成n阱5，其中按照与衬底的表面的大角度倾斜离子束，如图8所示。因此，直接在形成沟槽11后，可以通过大倾斜注入穿过沟槽侧壁引入n型掺杂剂。在图8所示的可替代技术中(其可以结合适当的沟槽高宽比应用)，n型掺杂受限于包围功率半导体区域中的深沟槽的区域，在不掺杂CMOS区域的情况下，因此形成的n阱5与沟槽11自对准。
在上述实施例中，每个晶体管的漏极区域4a向上延伸到衬底的表面3处的沟槽11的边缘。已经发现，在高的操作电压下，器件的击穿发生在漏极4a的角处。这能够通过增加场板绝缘层15的厚度避免。然而，这是不希望的，因为这导致场板8和漂移区5之间的较弱的电容耦合(在栅极附近/下面之外左/右的漂移区中尤其重要)，因此漂移区必须是较少掺杂的，从而其上的特征导通电阻增加。根据本发明的又一实施例，通过将掺杂的漏极区域4a与沟槽11的边缘隔开来减轻这个问题，如图9所示。能够耗尽漏极和沟槽之间导致的较低掺杂区域，因此承载一些电势。
在图10所示的又一实施例中，漏极区域4a通过填充有绝缘材料的又一沟槽51与沟槽11隔开。又一沟槽的深度小于沟槽11的深度。这导致场板的漏极侧上的氧化物厚度的不对称。优选地，刻蚀又一沟槽51，并且在CMOS器件所需的浅沟槽绝缘工艺期间填充(在形成深沟槽11之前)，上面如参考图3a所述。然而，应该理解，可以在专用的工艺步骤中形成氧化物填充的又一沟槽51。
为了进一步减少混合晶体管的导通电阻，可以通过增加所加入的栅极沟槽的栅极密度来减少沟道电阻，如图11所示。应该理解，图11和12示出了中心具有源极和栅极和外边具有各自漏极的一对器件。每个晶体管还包括与本体区7相邻并与其绝缘(远离导电栅极6的一侧处)的辅助栅极66。所示的实施例包括两个晶体管共享的辅助栅极66。然而，应该理解，单个晶体管能够具有一个(或多个)专用的辅助栅极。
在又一实施例中，可以在本体区7中实现多个栅极66，如图12所示。能够看出，在该实施例中，沟槽11中不存在栅极，并且通过远离沟槽11的本体区的一侧上的栅极单独地控制沟道的导电性。
应该理解，存在具有和不具有位于沟槽11中的栅极的栅极结构的多个不同置换，而同时仍然在本发明的范围内。对于这些包括一个或多个位于沟槽11外的结构，在p阱(本体区7)注入后，能够通过光刻形成(又一)沟槽的图案，如上面参考图3f所述。
本发明的上述实施例具有带状的单元结构。每个晶体管单元100包括一对不对称的晶体管2，所述一对不对称的晶体管2布置在镜像结构中以提供对称的单元100。技术人员应当理解，对于高压应用，该对称确保使用中的器件内的电场适当地形成形状，例如以获得场板和漂移区之间的相同或均匀的电容耦合效果。然而，在正方形、六边形、圆形或其它对称单元结构中，同样可以通过形成本发明的半导体器件结构而保持对称。
借助实例，图13示出了根据本发明的另一实施例集成电路的功率半导体区域的平面图。示出的功率半导体区域包括正方形晶体管单元100的一个二乘二阵列。与带状单元实施例不同，每个单元100包括单个的NMOS功率晶体管2，并且从下面描述可以理解，当从平面看去，其主要特征是正方形形状的。应该可以理解，可以以这种正方形晶体管单元100的任何其它数量的阵列形成其它实施例。
每个单元10在与衬底1的顶部表面3相邻的中心处，具有正方形的共享的n型漏极区域4a。漏极区域4a由填充多晶硅的绝缘沟槽11包围。沟槽11的第一侧(单元的内侧)上，相对厚的场氧化物层15将漏极区域4a与沟槽11绝缘。在沟槽11的第二侧(单元的外侧)，在衬底1的顶部表面3处形成n型源极区域4b。源极区域4b通过非均匀的绝缘层与沟槽11绝缘，如下所述。
根据本发明，绝缘栅极和场板设置在沟槽11中。具体地，沟槽11包括在沟槽11内延伸第一深度的导电场板8(在沟槽11的第一侧上)，并且通过相对厚的场氧化物15与漏极区域4a(和n阱/漏极漂移区5)绝缘。所述沟槽还包括在沟槽11中延伸到第二深度(其小于或等于第一深度)的导电栅极6，并且通过相对薄的栅极电介质层9与源极区域4b(和p本体区7)绝缘。在所示实施例中，沟槽11中的导电栅极6和场板8通过绝缘层29互相绝缘。将所述p本体区7(未示出)形成至一深度，所述深度基本上等于沟槽11的第二侧(外侧)上的源极区域4b下的第二栅极深度，并且在形成漏极漂移区5的n阱(未示出)中形成该结构。
技术人员应该理解，沿正方形单元100的线I-I的截面部分与图1的实施例的带状单元的截面部分类似，除了沟槽11之间的距离典型地较大，这是由于正方形单元配置中的漏极区域4a的较大的侧面尺寸。在其它的实施例中，正方形的晶体管单元100可以具有与图5或6的实施例类似的截面部分。
单元阵列由具有板边缘终端57的氧化物层55包围。应该理解，能够使用提供边缘终端的任何其它的适用技术。
该实施例的诸如材料、绝缘层厚度、掺杂浓度之类的特征与第一实施例类似，并且形成方法与图3a至3m所示的描述方法类似。
上述实施例采用沟槽11的侧壁上厚度基本均匀的场板绝缘层15。在图14所示的又一实施例中，氧化物的厚度是非均匀的，其中t1＜t2＜t3。为了提供非均匀的衬里15，使用氧化物填充图3b的刻蚀沟槽11，并且对其进行平面化来代替上面参考图3c所述的氧化物沉积。然后，使用光刻工艺将沟槽11刻蚀到氧化物填充的沟槽中。该步骤确定各自的沟槽侧壁上的场板绝缘层15的厚度。器件的又一工艺对于技术人员是显而易见的。
简而言之，本发明提供了具有垂直结构的功率晶体管，这允许进一步减少集成电路中的功率器件占有的尺寸和管芯面积。该结构能够实现与常规垂直功率器件类似的特定导通电阻。此外，该结构准许相对短的栅极和较长的场板，从而提供较低的沟道电阻、较高的每单元宽度的输出电流和减少的电容，特别是在栅极和场板彼此隔离的情况下。能够使用与常规CMOS工艺容易兼容的工艺制造该结构，使得其适用于集成电路应用。
通过阅读目前公开的内容，其它变型和修改对于技术人员是显而易见的。这些变型和修改可以包括本领域已知的等同的和其它特征，此外，可以使用它们代替或附加于此处已经描述的特征。
可以形成作为低压(例如，约40-50V以下)应用的单独的非对称晶体管的单元。对于这种低压应用，横跨该结构的均匀电场不像较高电压那样必需，其中来自单元对称的均匀电场是更关键的。
此外，代替上述，可以使用等效的材料和工艺步骤。
尽管已经描述的沟槽具有比沟槽的宽度更大的沟槽深度，实际上并非需要如此。结合本发明，可以使用任何适当的沟槽比例。
虽然所附权利要求是特征的特定组合，应该理解本发明公开的范围也包括此处明显或隐含公开的任何新颖特征或特征的任何新颖组合或其任何概括，无论其是否涉及任何权利要求中所述的相同发明，以及其是否迁移本发明所解决的相同技术问题的任何一个或所有。
分离实施例的内容中描述的特征也可以在单个实施例中组合提供。相反，简而言之，单个实施例的内容中描述的各种特征也可以分离地或任何适当的分别组合来提供。此处的应用指出，本发明应用的制造器件或衍生的任何进一步应用期间，新的权利要求可以形成为这些特征和/或这些特征的组合。

Claims (13)

1、一种沟槽栅极半导体器件，包括：
半导体衬底(1)，具有第一主表面(3)；
沟槽(11)，从所述第一主表面(3)延伸到所述衬底(1)中；
第一导电类型的第一和第二杂质掺杂区域(4a，4b)，位于与第一主表面(3)相邻的沟槽(11)的各自第一和第二相对侧处；
与第一导电类型相反的第二导电类型的本体区(7)，仅形成在所述沟槽(11)的第一侧上的第一杂质掺杂区域(4b)下面；
第一导电类型的漂移区(5)，位于本体区(7)和第二杂质掺杂区域(4a)下面，所述沟槽(11)终止于所述漂移区(5)中；
导电栅极(6；66)，通过栅极绝缘体(9)与所述本体区(7)绝缘；以及
所述沟槽(11)中的导电场板(8)，所述场板(8)与所述导电栅极平行延伸到沟槽中(11)，达到大于或等于导电栅极深度的深度，其中所述场板(8)通过场板绝缘层(15)与所述沟槽(11)中的漂移区(5)绝缘，并且其中所述场板绝缘层(15)的厚度基本上大于所述栅极绝缘体(9)的厚度。
2、根据权利要求1所述的半导体器件，其中所述导电栅极是在与所述第一侧相邻的沟槽(11)的上部分，并且所述导电场板(8)与所述导电栅极(6)相邻。
3、根据权利要求1或2所述的半导体器件，其中所述场板绝缘层(15)的厚度在大约50至800nm的范围内。
4、根据前述权利要求中任一项所述的半导体器件，其中所述导电栅极(6)延伸到距离所述第一主表面(3)这样的深度，所述深度基本上等于所述本体区(7)距离所述第一主表面(3)的深度。
5、根据前述权利要求中任一项所述的半导体器件，其中所述第二杂质掺杂区域(4a)与所述沟槽(11)间隔开。
6、根据权利要求5所述的半导体器件，其中所述第二杂质掺杂区域(4a)通过填充有绝缘材料的另外沟槽(51)与所述沟槽(11)间隔开，所述另外沟槽具有小于所述沟槽(11)深度的深度。
7、根据前述权利要求中任一项所述的半导体器件，其中所述沟槽的第二侧上的场板绝缘层(15)的厚度大于所述沟槽的第一侧上的场板绝缘层(15)的厚度。
8、根据前述权利要求中任一项所述的半导体器件，还包括辅助导电栅极(66；6)，所述辅助导电栅极(66；6)与远离所述导电栅极(66；6)的一侧处的本体区相邻并且绝缘。
9、一种制造半导体器件的方法，包括：
在半导体衬底(1)的第一主表面(3)中形成沟槽(11)，所述沟槽(11)具有第一和第二相对侧；
用具有第一厚度的第一绝缘层(15)为所述沟槽(11)加衬里；
用导电材料(17)填充所述沟槽(11)；
在所述沟槽(11)的各自第一和第二侧处与第一主表面(3)相邻地形成第一导电类型(11)的第一和第二杂质掺杂区域(4a，4b)；
仅在所述沟槽(11)的第一侧上形成具有与第一导电类型相反的第二导电类型的本体区(7)，所述本体区延伸到距离第一主表面(3)的第一预定深度；
形成子沟槽(25)，所述子沟槽(25)延伸到距离第一主表面(3)的第二预定深度，并且具有与所述本体区(7)相邻的第一侧壁；
用具有第二厚度的第二绝缘层(29)为子沟槽(25)的第一侧壁加衬里，所述第二厚度基本上小于所述第一厚度；以及
用导电材料(33)填充所述子沟槽(25)。
10、根据权利要求9所述的方法，其中通过仅从所述沟槽的第一侧去除第一绝缘层(15)的一部分，在所述沟槽(11)内形成子沟槽(25)，其中所述子沟槽的第一侧壁位于所述沟槽(11)的第一侧，并且第二侧壁与所述导电材料(17)相邻。
11、根据权利要求10或11所述的方法，其中所述第二预定深度基本上与所述第一预定深度相同。
12、根据权利要求9、10或11所述的方法，其中在形成所述子沟槽(25)的步骤之前执行形成所述本体区(7)的步骤。
13、一种制造功率集成电路的方法，所述功率集成电路包括功率器件和至少一个其它的半导体器件，所述方法使用根据权利要求9至12中任一项所述的方法。
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