CN107046061A - 半导体结构和相关制造方法 - Google Patents

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Abstract

本发明的实施例公开了一种半导体结构。半导体结构包括：衬底；在衬底上方形成的栅极结构；在栅极结构的任一侧上在衬底中形成的源极区和漏极区，源极区和漏极区均具有第一导电类型；以及在栅极结构和漏极区之间的衬底上方形成的场板；其中场板连接到衬底的源极区或块状电极。本发明的实施例还公开了用于制造半导体结构的相关方法。

Description

半导体结构和相关制造方法
技术领域
本发明总的来说涉及半导体领域，并且更具体地，涉及半导体结构和相关制造方法。
背景技术
在平面金属氧化物半导体场效应晶体管(MOSFET)的尺寸缩小方面存在许多挑战。例如，阈值摆幅退化、漏致势垒降低效应(DIBL)、器件特性波动及漏电都是由3-D器件结构所要解决的问题。鳍式场效晶体管(FinFET)是可用于纳米级互补金属氧化物半导体(CMOS)和高密度内存应用的3-D器件结构。具有横向双扩散金属氧化物半导体(LDMOS)结构的FinFET可提供高击穿电压(例如，在漏极和源极端之间)。例如，通过载流子(例如，电子)流通路径通过检测区域时，将达到高击穿电压。
发明内容
本公开的实施例提供了一种半导体结构。该半导体结构包括衬底；栅极结构，形成在衬底上方；源极区和漏极区，在栅极结构的任一侧形成在衬底中，源极区和漏极区均具有第一导电类型；以及场板，在栅极结构和漏极区之间形成在衬底上方，其中，场板连接到衬底的源极区或块状电极。
本公开的实施例提供了一种半导体结构。该半导体结构包括：衬底；栅极结构，形成在衬底上方；源极区和漏极区，在栅极结构的任一侧形成在衬底中；以及场板，在栅极结构和漏极区之间形成在衬底上方，其中，栅极结构和场板之间的距离范围为大约0到大约200nm。
本公开的实施例还提供了一种用于制造半导体结构的方法。该方法包括：提供衬底；在衬底上方形成栅极结构；至少部分地在衬底上方形成场板；在栅极结构的任一侧上在衬底中形成源极区和漏极区；以及将场板连接到衬底的源极区或块状电极。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1至图8是根据本公开的一个示例性实施例的示出处于不同制造阶段的高压半导体器件的截面图；以及
图9至图16是根据本公开的另一个示例性实施例的示出处于不同制造阶段的高压半导体器件的截面图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
尽管提出本发明宽泛范围的数值范围和参数设定是近似值，在特定实例中的数值设定被尽可能精确地报告。任何数值，然而，固有地包含某些必然误差，该误差由各自的测试测量结果中发现的标准偏差产生。同样，正如此处使用的术语“约”一般指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意思是在本领域普通的技术人员可以考虑到的可接受的平均标准误差内。除了在操作/工作实例中，或者除非明确指出，否则应该理解，通过术语“大约”修改所有示例中的所有的数值范围、数量、值和百分比(诸如用于本文所公开的材料的数量、持续时间、温度、操作条件、比率大小等)。因此，除非有相反规定，本发明和所附权利要求所记载的数值参数设定是可以根据要求改变的近似值。至少，每个数值参数应该至少被解释为根据被报告的有效数字的数目，并应用普通的四舍五入技术。此处范围可以表示为从一个端点到另一个端点或在两个端点之间。此处公开的所有范围包括端点，除非另有说明。
图1至图8示出了根据本公开的一个示例性实施例的展示处于不同制造阶段的用于高压运行的n型横向双扩散MOS(LDMOS)FinFET器件100的一系列截面图。也可以相似方式通过改变各层的掺杂类型制造p型FinFET。各图描绘了纵向截面图。尽管这些截面图展示了整个制造方法中的各种结构特征，但是应理解可采用多种变化。本方法仅为示例，并非作为本公开的限制。
应注意的是图1至图8已经过简化，以便更好地理解本公开。此外，高压n型LDMOSFinFET器件100可配置为具有多个PMOS和NMOS晶体管(制造用于在不同电压电平下运行)的片上系统(SoC)器件。PMOS和NMOS晶体管可提供包括逻辑/存储器件和输入/输出器件的低压功能、以及包括电源管理器件的高压功能。例如，提供低压功能的晶体管可通过标准CMOS技术具有1.1V的工作(或漏极)电压，或者通过标准CMOS技术中的特殊(输入/输出)晶体管具有1.8/2.5/3.3V的电压。此外，提供中/高电压功能的晶体管可具有5V或以上(例如，20-35V)的工作(或漏极)电压。应理解，高压n型LDMOS FinFET器件100也可包括电阻器、电容器、电感器、二极管和其他通常在集成电路中使用的合适的微电子器件。
参考图1，提供了半导体衬底202。衬底202可包括诸如硅晶圆的半导体晶圆。可选地，衬底202可包括诸如锗的其他元素型半导体。衬底202也可包括诸如碳化硅、砷化镓、砷化铟和磷化铟等的化合物半导体。此外，衬底202可包括诸如硅锗、碳化硅锗、镓砷磷和镓铟磷的合金半导体。在一个实施例中，衬底202包括覆盖块状半导体的外延层(epi层)。此外，衬底202可包括绝缘体上半导体(SOI)结构。例如，衬底202可包括通过诸如注氧隔离(SIMOX)的工艺形成的埋氧(BOX)层。在不同实施例中，衬底202可包括隐埋层，诸如n型隐埋层(NBL)、p型隐埋层(PBL)和/或包括埋氧(BOX)层的隐埋介电层。
在一些实例中，半导体衬底202也可包括多个堆叠或粘附在一起的晶圆或管芯。半导体衬底202可包括由硅锭切割而成的晶圆，和/或任何其他类型的半导体/非半导体和/或在下层衬底上形成的沉积或生长(例如，外延)层。在本实施例中，在高压n型LDMOS FinFET器件中，衬底202包括p型硅衬底(p衬底)。为了形成互补式LDMOS FinFET器件，可将n型隐埋层(即，深n阱(DNW))深埋入p衬底202的高压p型LDMOS FinFET器件的有源区下方。
可在衬底202上形成诸如浅沟槽隔离(STI)或包括隔离部件的硅局部氧化物(LOCOS)的隔离部件结构204以便限定及电隔离各有源区。作为一个示例，STI部件的形成可包括在衬底中干蚀刻沟槽，并以诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可具有多层结构，例如使用氮化硅或氧化硅填充的热氧化物衬垫层。在进一步实施例中，STI结构可使用如下加工程序制造，诸如：生成垫氧化层、形成低压化学汽相沉积(LPCVD)氮化层、使用光刻胶和掩模图案化STI开口、在衬底中蚀刻沟槽、可选地生成热氧化物沟槽衬垫以改善沟槽界面、使用CVD氧化物填充沟槽、使用化学机械抛光(CMP)回蚀刻和平坦化、以及使用氮化汽提工艺除去氮化硅。
参考图2，在半导体衬底202上形成半导体鳍片205。半导体鳍片205在隔离部件结构204之间横向延伸。
在图3中，在P衬底202和半导体鳍片205的各区域内通过本领域已知的离子注入或扩散技术形成P阱区(PW)206。例如，P阱掩模用于在光刻工艺或其他合适的工艺中图案化光刻胶层，以便覆盖半导体鳍片205的第一部分。示例性的光刻工艺可包括光刻胶涂布、软烘、掩模对准、曝光、曝光后烘烤、显影和硬烘的处理步骤。可进行利用诸如硼的p型掺杂剂的离子注入(即p型穿通注入)以便在衬底202中形成P阱(PW)206。通过这种方式，可阻止一些离子进入鳍片205，而其他离子分散至隔离部件结构204并且注入隔离部件结构204的上表面下方的鳍片205以形成所述P阱区(PW)206。
在图4中，在P衬底202和半导体鳍片205的各区域内通过与上述形成P阱区206相似的离子注入或扩散技术形成N阱区(NW)208。例如，N阱掩模用于在光刻工艺或其他合适的工艺中图案化光刻胶层，以便覆盖半导体鳍片205的第二部分。示例性光刻工艺可包括光刻胶涂布、软烘、掩模对准、曝光、曝光后烘烤、显影和硬烘的处理步骤。可进行利用诸如砷或磷的n型掺杂剂的离子注入以便在衬底202中形成N阱(NW)208。通过这种方式，可阻止一些离子进入鳍片205，而其他离子分散至隔离部件结构204并且注入隔离部件结构204的上表面下方的鳍片205中以形成N阱区(NW)208。
在图5中，在半导体鳍片205上形成并图案化栅极介电层502a-505a。栅极介电层502a-505a可包括氧化硅层。可选地，栅极介电层502a-505a可选地包括高k介电材料、氮氧化硅、其他合适材料或它们的组合。高k材料可从金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪或它们的组合中选择。此外，栅极介电层502a-505a可具有多层结构，诸如一个氧化硅层和另一个高k材料层。此外，可使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、其他合适工艺或它们的组合形成栅极介电层502a-505a。
在图6中，分别在栅极介电层502a-505a上形成栅极电极502b-505b。栅极电极502b-505b可包括掺杂多晶硅(或多晶硅)。可选地，栅极电极502b-505b可包括诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi的金属、其他合适的导电材料或它们的组合。此外，栅极电极502b-505b可通过CVD、PVD、电镀或其他合适的工艺形成。同样，栅极电极502b-505b可具有多层结构，并且可采用不同工艺相结合的多步骤工艺形成。在示例性实施例中，栅极介电层503a和栅极电极503b共同形成半导体鳍片205上的有源栅极结构503。
类似地，栅极介电层504a和栅极电极504b共同形成半导体鳍片205上的栅极结构504。特别是，栅极结构504可临近于有源栅极结构503设置在N阱区208上，并且可以作为场板使用以增强器件击穿电压。关于场板的功能的详细描述将在以下段落中进行说明。此外，栅极介电层502b和栅极电极502a共同形成覆盖半导体鳍片205的一个侧壁的栅极结构502，并且栅极介电层505b和栅极电极505a共同形成覆盖半导体鳍片205的另一侧壁的栅极结构505。栅极结构502和505被认定为伪栅极结构，并且包括与有源栅极结构503和场板504不同的非金属材料。在一些实施例中，场板504可与有源栅极结构503及伪栅极结构502和505共面。在一些实施例中，可省略栅极结构502和505。
栅极结构502-505可进一步包括侧壁间隔件(未示出)。侧壁间隔件可在栅极结构502-505的两个侧壁上形成。侧壁间隔件可包括诸如氧化硅的介电材料。可选地，侧壁间隔件可选地包括氮化硅、碳化硅、氮氧化硅或它们的组合。在一些实施例中，侧壁间隔件可具有多层结构。侧壁间隔件可通过本领域已知的沉积或蚀刻(各向异性蚀刻技术)技术形成。
在图7中，在P阱206中形成源极区702，并在N阱208中形成漏极区704，其中源极区702和漏极区704为n型(指N+或重掺杂区)。n型源极区702和n型漏极区704可定位在有源栅极结构503的两侧并从两侧插入。在一些实施例中，源极区702可包括与有源栅极结构503的一个侧壁间隔件相邻或基本自对准的边缘。漏极区704可包括远离有源栅极结构503的另一侧壁间隔件的外边缘的边缘。在本实施例中，源极区702和漏极区704包括诸如P或As的n型掺杂剂。源极区702和漏极区704可通过诸如离子注入、扩散或沉积的方法形成。快速热退火(RTA)工艺可用于激活注入的掺杂剂。在不同实施例中，源极区702和漏极区704可具有通过多流程注入形成的不同掺杂分布。
然后，可在衬底202上方形成多个图案化的介电层和导电层，以便形成配置为连接衬底202中的各p型和n型掺杂区(如源极区702、漏极区704和栅极电极503b)的多层互连件。然而，为清楚起见，关于多层互连件的详情没有描述。如图8A所示，场板504可与源极区702相连，其中场板504和源极区702之间的连接示意性地示出。可选地，在一些实施例中，场板504可连接到半导体衬底202的块状电极802，如图8B所示。图8A和图8B的场板504的结构可提供电场屏蔽能力，以防高电场在漏极区704处的高电压导致器件损坏。也可降低有源栅极结构503和漏极区704之间的寄生电容CGD，从而增加高开关频率应用下的工作带宽。
在一些实施例中，场板504可连接到有源栅极结构503，以便获得较低的导通电阻Rdson，如图8C所示。伪栅极结构505可连接到漏极区704，并且伪栅极结构502可为浮置的，如图8A至图8C所示。然而，这不是本公开的限制。在一些实施例中，伪栅极结构505可为浮置的。在一些实施例中，伪栅极结构502可连接到源极区702。在一些实施例中，伪栅极结构502可连接到半导体衬底202的块状电极802。
有源栅极结构503和场板504之间的非零距离S1可以尽可能缩小。例如，距离S1可为大约80nm。然而，这不是本公开的限制。在一些实施例中，距离S1的范围可为大约0到大约200nm。在一些实施例中，距离S1的范围可为大约0到大约1um。在一些实施例中，N阱区208可基本与有源栅极结构503在一端自对准。但是，在一些实施例中，N阱区208可与有源栅极结构503在一端至少部分地重叠。在一些实施例中，栅极长度Lg可大于或等于P阱区206和有源栅极结构503之间的重叠部分Lch。例如，栅极长度Lg可为大约240nm，重叠部分Lch可为大约135nm。此外，N阱区208和P阱区206之间的距离n可为大约105nm。但是，这不是本公开的限制。在一些实施例中，栅极长度Lg的范围可为大约1nm到大约500nm，重叠部分Lch的范围可为大约1nm到大约500nm。N阱区208和P阱区206之间的距离n的范围可为大约0到大约500nm。在一些实施例中，N阱区208的左边缘和场板504的右边缘之间的距离b可为大约200nm。此外，场板504的右边缘到漏极区704之间的距离S2可为200nm。在一些实施例中，距离b的范围可为大约1nm到大约1um，并且距离S2的范围可为大约1nm到大约1um。
图9至图16示出了根据本公开的另一个示例性实施例的展示处于不同制造阶段的用于高压运行的n型横向双扩散MOS(LDMOS)FinFET器件900的一系列截面图。也可以相似方式通过改变各层的掺杂类型制造p型FinFET。各图描绘了纵向截面图。尽管这些截面图展示了整个制造方法中的各种结构特征，但是应理解可采用多种变化。本方法仅为示例，并非作为本公开的限制。
应注意的是图9至图16已经过简化，以便更好地理解本公开。此外，高压n型LDMOSFinFET器件900可配置为具有多个PMOS和NMOS晶体管(制造用于在不同电压电平下运行)的片上系统(SoC)器件。PMOS和NMOS晶体管可提供包括逻辑/存储器件和输入/输出器件的低压功能、以及包括电源管理器件的高压功能。例如，提供低压功能的晶体管可通过标准CMOS技术具有1.1V的工作(或漏极)电压，或者通过标准CMOS技术中的特殊(输入/输出)晶体管具有1.8/2.5/3.3V的电压。此外，提供中/高电压功能的晶体管可具有5V或以上(例如，20-35V)的工作(或漏极)电压。应理解，高压n型LDMOS FinFET器件100也可包括电阻器、电容器、电感器、二极管和其他通常在集成电路中使用的合适的微电子器件。
参考图9，提供了半导体衬底902。衬底902可包括与半导体衬底202相似的半导体晶圆。可在衬底902上形成诸如浅沟槽隔离(STI)或包括隔离部件的硅局部氧化物(LOCOS)的隔离部件结构904，以便限定及电隔离各有源区，其与隔离部件结构204相似。
参考图10，在半导体衬底902上形成半导体鳍片905a和905b。半导体鳍片905a和905b在隔离部件结构904之间横向延伸。
在图11中，在P衬底902和半导体鳍片905a的各区域内通过本领域已知的离子注入或扩散技术形成P阱区(PW)906。
在图12中，在P衬底902以及半导体鳍片905a和905b的各区域内通过与上述形成N阱区208及P阱区206和906相似的离子注入或扩散技术形成N阱区(NW)908。
在图13中，在半导体鳍片905a和905b上形成并图案化栅极介电层1302a-1306a。栅极介电层1302a-1306a可包括氧化硅层。可选地，栅极介电层1302a-1306a可选地包括高k介电材料、氮氧化硅、其他合适材料或它们的组合。高k材料可从金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪或它们的组合中选择。此外，栅极介电层1302a-1306a可具有多层结构，如一个氧化硅层和另一个高k材料层。此外，可使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、其他合适工艺或它们的组合形成栅极介电层1302a-1306a。
在图14中，分别在栅极介电层1302a-1306a上形成栅极电极1302b-1306b。栅极电极1302b-1306b可包括掺杂的多晶硅(或多晶硅)。可选地，栅极电极1302b-1306b可包括诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi的金属、其他合适的导电材料或它们的组合。此外，栅极电极1302b-1306b可通过CVD、PVD、电镀或其他合适的工艺形成。同样，栅极电极1302b-1306b可具有多层结构，并且可采用不同工艺相结合的多步骤工艺形成。在示例性实施例中，栅极介电层1303a和栅极电极1303b共同形成半导体鳍片905a上的有源栅极结构1303。
此外，栅极介电层1304a和栅极电极1304b共同形成覆盖半导体鳍片905a的侧壁的栅极结构1304。特别是，栅极结构1304可临近于有源栅极结构1303设置在N阱区908和隔离部件结构904上，并且可以作为场板使用以增强器件击穿电压，与上述栅极结构504相似。此外，栅极介电层1302b和栅极电极1302a共同形成覆盖半导体鳍片905a的另一侧壁的栅极结构1302。此外，栅极介电层1305b和栅极电极1305a共同形成覆盖半导体鳍片905b的侧壁的栅极结构1305，并且栅极介电层1306b和栅极电极1306a共同形成覆盖半导体鳍片905b的另一侧壁的栅极结构1306。栅极结构1302、1305和1306被认定为伪栅极结构，并且可以包括与有源栅极结构1303和场板1304的材料不同的非金属材料。在一些实施例中，场板1304可与有源栅极结构1303及伪栅极结构1302、1305和1306共面。在一些实施例中，可省略栅极结构1302、1305和1306。
栅极结构1302-1306可进一步包括侧壁间隔件(未示出)。侧壁间隔件可在栅极结构1302-1305的两侧上形成。侧壁间隔件可包括诸如氧化硅的介电材料。可选地，侧壁间隔件可选地包括氮化硅、碳化硅、氮氧化硅或它们的组合。在一些实施例中，侧壁间隔件可具有多层结构。侧壁间隔件可通过本领域已知的沉积和蚀刻(各向异性蚀刻技术)技术形成。
在图15中，在P阱906中形成源极区1502，并在N阱908中形成漏极区1504，其中源极区1502和漏极区1504为n型(指N+或重掺杂区)。n型源极区1502和n型漏极区1504可定位在有源栅极结构1303的两侧并由其插入。在一些实施例中，源极区1502可包括与有源栅极结构1303的一个侧壁间隔件相邻或基本自对准的边缘。漏极区1504可包括远离有源栅极结构1303的另一侧壁间隔件的外边缘的边缘。在本实施例中，源极区1502和漏极区1504包括诸如P或As的n型掺杂剂。源极区1502和漏极区1504可通过诸如离子注入、扩散或沉积的方法形成。快速热退火(RTA)工艺可用于激活注入的掺杂剂。在不同实施例中，源极区702和漏极区704可具有通过多工艺注入形成的不同掺杂分布。
然后，可在衬底902的上方形成多个图案化的介电层和导电层(与高压n型LDMOSFinFET器件100相似)，以便形成配置为连接衬底902中的各p型和n型掺杂区(如源极区1502、漏极区1504和栅极电极1303b)的多层互连件。然而，关于多层互连件的详情没有描述。如图16A所示，场板1304可与源极区1502相连，其中场板1304和源极区1502之间的连接示意性示出。可选地，在一些实施例中，场板1304可连接到半导体衬底主体902的块状电极1602，如图16B所示。图16A和图16B的场板1304的结构可提供电场屏蔽能力，以防高电场在漏极区1504处的高电压导致器件损坏。也可降低位于有源栅极结构1303和漏极区1304之间的寄生电容CGD，从而增加高开关频率应用下的工作带宽。
在一些实施例中，场板1304可连接到有源栅极结构1303，以便获得较低的导通电阻Rdson，如图16C所示。伪栅极结构1305和1306可连接到漏极区1504，并且伪栅极结构1302可为浮置的，如图16A至图16C所示。然而，这不是本公开的限制。在一些实施例中，伪栅极结构1305和/或伪栅极结构1306可为浮置的。在一些实施例中，伪栅极结构1302可连接到源极区1502。在一些实施例中，伪栅极结构1302可连接到半导体衬底主体902的块状电极1602。
有源栅极结构1303和场板1304之间的非零距离S1’可以尽可能缩小。例如，距离S1’可为大约80nm。然而，这不是本公开的限制。在一些实施例中，距离S1’的范围可为大约0到大约200nm。在一些实施例中，距离S1’的范围可为大约0到大约1um。在一些实施例中，N阱区908可基本与有源栅极结构1303在一端自对准。然而，在一些实施例中，N阱区908可与有源栅极结构1303在一端至少部分地重叠。在一些实施例中，栅极长度Lg’可大于或等于P阱区906和有源栅极结构1303之间的重叠部分Lch’。例如，栅极长度Lg'可为大约240nm，重叠部分Lch'可为大约135nm。此外，N阱区908和P阱区906之间的距离n’可为大约105nm。然而，这不是本公开的限制。在一些实施例中，栅极长度Lg’的范围可为大约1nm到大约500nm，并且重叠部分Lch’的范围可为大约1nm到大约500nm。N阱区908和P阱区906之间的距离n’的范围可为大约0到大约500nm。在一些实施例中，N阱区908的左边缘和N阱区908中的隔离部件结构904之间的距离b’可为大约200nm，并且N阱区908中的隔离部件结构904的宽度S2’可为200nm。在一些实施例中，距离b’的范围可为大约1nm到大约1um，距离S2’的范围可为大约1nm到大约1um。
形成所公开的场板结构的工艺可与形成栅极结构(包括有源栅极和伪栅极)的标准HV工艺结合。因此，在形成场板结构时无需特别的额外的掩模。通过适当地将场板结构连接到源极区或块状电极，可有效降低导通状态工作下的栅极电荷，并且在导通和关闭状态下均能在有源栅极结构和漏极区之间获得较低的寄生电容。此外，还可通过将场板结构可选地连接到有源栅极结构来获得较低的导通电阻。
本公开的实施例提供了一种半导体结构。该半导体结构包括衬底；栅极结构，形成在衬底上方；源极区和漏极区，在栅极结构的任一侧形成在衬底中，源极区和漏极区均具有第一导电类型；以及场板，在栅极结构和漏极区之间形成在衬底上方，其中，场板连接到衬底的源极区或块状电极。
根据本公开的实施例，半导体结构进一步包括半导体鳍片，并且栅极结构形成在半导体鳍片上方。
根据本公开的实施例，栅极结构和场板之间的距离范围为大约0到大约200nm。
根据本公开的实施例，具有第一导电类型的阱区形成在衬底中并且与栅极结构的边缘基本自对准，并且漏极设置在阱区内。
根据本公开的实施例，具有第一导电类型的阱区形成在衬底中以至少部分地重叠栅极结构，并且漏极设置在阱区内。
根据本公开的实施例，场板包括掺杂的多晶硅(或多晶硅)。
根据本公开的实施例，场板包括金属。
根据本公开的实施例，隔离部件结构形成在栅极结构和漏极区之间。
根据本公开的实施例，半导体结构为高压器件。
本公开的实施例提供了一种半导体结构。该半导体结构包括：衬底；栅极结构，形成在衬底上方；源极区和漏极区，在栅极结构的任一侧形成在衬底中；以及场板，在栅极结构和漏极区之间形成在衬底上方，其中，栅极结构和场板之间的距离范围为大约0到大约200nm。
根据本公开的实施例，半导体结构进一步包括半导体鳍片，并且栅极结构形成在半导体鳍片上方。
根据本公开的实施例，场板连接到衬底的源极区或块状电极。
根据本公开的实施例，场板连接到栅极结构。
根据本公开的实施例，场板包括掺杂的多晶硅(或多晶硅)。
根据本公开的实施例，场板包括金属。
根据本公开的实施例，场板与栅极结构共面。
根据本公开的实施例，进一步包括连接到漏极区的伪栅极结构。
根据本公开的实施例，伪栅极结构与场板共面。
本公开的实施例还提供了一种用于制造半导体结构的方法。该方法包括：提供衬底；在衬底上方形成栅极结构；至少部分地在衬底上方形成场板；在栅极结构的任一侧上在衬底中形成源极区和漏极区；以及将场板连接到衬底的源极区或块状电极。
根据本公开的实施例，进一步包括：在衬底上方形成半导体鳍片。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种半导体结构，包括：
衬底；
栅极结构，形成在所述衬底上方；
源极区和漏极区，在所述栅极结构的任一侧形成在所述衬底中，所述源极区和所述漏极区均具有第一导电类型；以及
场板，在所述栅极结构和所述漏极区之间形成在所述衬底上方；
其中，所述场板连接到所述衬底的所述源极区或块状电极。
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