TWI725087B - 半導體結構及相關之製造方法 - Google Patents

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Abstract

係揭示一種半導體結構。該半導體結構包括一基板；一閘極結構，形成在該基板上方；一源極區以及一汲極區，形成在該基板中且在該閘極結構的任一側上，該源極區及該汲極區二者都具有一第一種類的導電性；以及一場板，形成在該基板上方且在該閘極結構與該汲極區之間；其中該場板係耦合至該源極區或該基板的一塊狀電極。也揭示一種用於製造該半導體結構之相關之方法。

Description

半導體結構及相關之製造方法
本揭露係關於一種半導體結構及相關之製造方法。
在放大平面金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)規模上有很多挑戰。例如，3維(3-dimentional，3-D)裝置結構待解問題中值得一提的有臨界擺幅劣化、大的汲極引致能障下降(drain-induced barrier lowering，DIBL)、裝置特性變動、以及漏電。鰭式場效電晶體(Fin field-effect transistor，FinFET)係可用在奈米規模之互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)以及高密度記憶體應用中的3-D裝置結構。具有側向雙擴散金屬氧化物半導體(metal-oxide-semiconductor，MOS) (lateral double-diffused MOS，LDMOS)結構的FinFET可提供高崩潰電壓(如在汲極端與源極端之間)。高崩潰電壓係例如藉由穿通過空乏區之電荷載子(如，電子)流動路徑達成。
本揭露的實施例係提供一種半導體結構。該半導體結構包括一基板；一閘極結構，形成在該基板上方；一源極區以及一汲極區，形成在該基板中且在該閘極結構的任一側上，該源極區及該汲極區二者都具有一第一種類的導電性；以及一場板，形成在該基板上方且在該閘極結構與該汲極區之間，其中該場板係耦合至該源極區或該基板的一塊狀電極。
下列揭露提供許多用於實施本揭露之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 再者，空間相關詞彙，諸如“在...之下”、“下面”、“下”、“上面”、“上”和類似詞彙，可為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個（或多個）元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。 儘管用以闡述本揭露寬廣範疇的數值範圍和參數係近似值，但是係盡可能精確地報告在具體實例中所提出的數值。然而，任何數值固有地含有某些必然自相應測試測量中發現的標準偏差所導致的誤差。亦，如本文中所使用，詞彙“約”一般意指在距給定值或範圍的10%、5%、1%、或0.5%內。替代地，詞彙“約”意指在本技術領域具有通常知識者所認知之平均值的可接受標準誤差內。除操作/工作實例外，或除非有另行具體指明，否則在所有情況下，所有的數值範圍、量、值、及百分比，諸如本文中所揭示之用於材料數量、時間持續期間、溫度、操作條件、量的比、及類似者的那些，應理解成以詞彙“約”所修飾者。據此，除非有相反指示，否則本揭露及所附申請專利範圍中所提出之數值參數係可依所欲變化之近似值。最少，各數值參數應至少按照所報告之有效位數之數目且藉由施加習知四捨五入技術而解釋。本文中，範圍可表示成從一個端點至另一個端點或在兩個端點之間。除非有另行指明，否則本文揭露的所有範圍係包含端點。 圖1至8顯示根據本揭露的例示性實施例繪示在各種製造階段之用於高電壓操作之n型側向雙擴散MOS(LDMOS)FinFET裝置100的一系列剖面圖。p型FinFET也可藉由改變用於各種層之摻雜種類而以相似方式製造。對於各圖，係繪示縱向剖面圖。雖然這些剖面圖顯示在整個製造方法中的各種結構特徵，應該理解的是有許多可使用的變化。本方法學僅為實例且不是本揭露的限制。 請注意，為了更佳理解所揭示之實施例，圖1至8被簡化。再者，高電壓n型LDMOS FinFET裝置100可用以作為具有各種P型金屬氧化物半導體(P-type metal-oxide semiconductor，PMOS)以及N型金屬氧化物半導體(N-type metal-oxide-semiconductor，NMOS)電晶體的晶片上系統(system-on-chip，SoC)裝置，該等電晶體被製造以在不同電壓位準操作。PMOS以及NMOS電晶體可提供低電壓功能，包括邏輯/記憶體裝置以及輸入/輸出裝置；以及高電壓功能，包括功率管理裝置。例如，提供低電壓功能之電晶體，其以標準CMOS技術可具有1.1伏特(V)的操作(或汲極)電壓、或其以在標準CMOS技術中的特殊(輸入/輸出)電晶體可具有1.8/2.5/3.3 V的電壓。此外，提供中等/高電壓功能之電晶體可具有5 V或更大(如，20至35 V)的操作(或汲極)電壓。可理解到高電壓n型LDMOS FinFET裝置100也可包括電阻、電容器、電感、二極體、以及其它典型實施在積體電路中的合適微電子裝置。 參考圖1，係提供半導體基板202。基板202可包括半導體晶圓，諸如矽晶圓。替代地，基板202可包括其它元素型半導體諸如鍺。基板202也可包括化合物半導體，諸如碳化矽、鎵砷、砷化銦、以及磷化銦。再者，基板202可包括合金半導體，諸如矽鍺、碳化矽鍺、磷化鎵砷、以及磷化鎵銦。在一實施例中，基板202包括係上覆塊狀半導體的磊晶層(epi layer)。又者，基板202可包括絕緣體上半導體(semiconductor-on-insulator，SOI)結構。例如，基板202可包括藉由製程諸如植入氧之分離(separation by implanted oxygen，SIMOX)所形成之埋藏氧化物(buried oxide，BOX)層。在各種實施例中，基板202可包括埋層，諸如n型埋層(n-type buried layer，NBL)、p型埋層(p-type buried layer，PBL)、及/或包括埋藏氧化物(BOX)層之埋藏介電層。 在一些情況中，半導體基板202也可包括多個可被堆疊或以其他方式黏附在一起之晶圓或晶粒。半導體基板202可包括從矽錠切割下的晶圓，及/或任何其它種類的半導體/非半導體及/或形成在下方基板上之經沉積或生長(如，磊晶)的層。在本實施例中，既是在高電壓n型LDMOS FinFET裝置中，基板202包括p型矽基板(p-基板)。為了形成互補式LDMOS FinFET裝置，n型埋層，即深n-井(deep n-well，DNW)可深深地植入在p-基板202的高電壓p型LDMOS FinFET裝置的主動區下。 隔離部件結構204，諸如包括隔離部件之淺溝渠隔離(shallow trench isolation，STI)或矽的局部氧化(local oxidation of silicon，LOCOS)可形成在基板202中以界定並電隔離各種主動區。作為一個實例，STI部件的形成可包括乾蝕刻溝渠在基板中，以及以絕緣體材料諸如氧化矽、氮化矽、或氧氮化矽填充溝渠。經填充溝渠可具有多層結構，諸如熱氧化物襯墊層，其係填充有氮化矽或氧化矽。在該實施例的進一步中，STI結構係可使用諸如下列之加工順序創建：生長墊氧化物；形成低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)氮化物層；使用光阻以及加以遮罩而圖案化STI開口；蝕刻溝渠在基板中；視需要地生長熱氧化物溝渠襯墊，以改善溝渠介面；以CVD氧化物填充溝渠；使用化學機械研磨(chemical mechanical polishing，CMP)加工，以回蝕及平坦化；以及使用氮化物剝除製程，以移除氮化矽。 參考圖2，半導體鰭205係形成在半導體基板202上。半導體鰭205側向延伸在隔離部件結構204之間。 在圖3中，P-井區(P-well region，PW)206係藉由本技術領域中已知的離子植入或擴散技術形成在P-基板202的各種區以及半導體鰭205中。例如，在光微影製程或其它合適的製程中，P-井遮罩係用來圖案化光阻層，以覆蓋半導體鰭205的第一部分。例示性光微影製程可包括光阻塗佈、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影、以及硬烘烤之加工步驟。可實施利用p型摻雜物，諸如硼的離子植入(即，p型穿通植入)，以形成P-井(PW)206在基板202中。以此方式，一些離子被阻擋而不能進入鰭205，而其他離子被散射而離開隔離部件結構204並被植入到在隔離部件結構204的下表面下的鰭205中，以形成P-井區(PW)206。 在圖4中，N-井區(N-well region，NW)208係藉由與上述用於形成P-井區206相似的離子植入或擴散技術形成在P-基板202的各種區以及半導體鰭205中。例如，在光微影製程或其它合適的製程中，N-井遮罩係用來圖案化光阻層，以覆蓋半導體鰭205的第二部分。例示性光微影製程可包括光阻塗佈、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影、以及硬烘烤之加工步驟。可實施利用n型摻雜物，諸如砷或磷的離子植入，以形成N-井(NW)208在基板202中。以此方式，一些離子被阻擋而不能進入鰭205，而其他離子被散射而離開隔離部件結構204並被植入到在隔離部件結構204的下表面下的鰭205中，以形成N-井區(NW)208。 在圖5中，閘極介電層502a至505a係形成並圖案化在半導體鰭205上。閘極介電層502a至505a可包括氧化矽層。替代地，閘極介電層502a至505a可視需要包括高k介電材料、氧氮化矽、其它合適的材料、或其組合。高k介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬之氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿、或其組合。再者，閘極介電層502a至505a可具有多層結構，諸如一層氧化矽以及另一層高k介電材料。又者，閘極介電層502a至505a係可使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化物、其他合適的製程、或其組合形成。 在圖6中，閘電極502b至505b係分別形成在閘極介電層502a至505a上。閘電極502b至505b可包括經摻雜多晶矽(polysilicon)。替代地，閘電極502b至505b可包括金屬，諸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其它合適的導電材料、或其組合。此外，閘電極502b至505b可藉由CVD、PVD、鍍覆、及其它適當製程形成。亦，閘電極502b至505b可具有多層結構且可在使用不同製程之組合的多步驟製程中形成。在該例示性實施例中，閘極介電層503a與閘電極503b一起形成在半導體鰭205上的主動閘極結構503。 相似地，閘極介電層504a與閘電極504b一起形成在半導體鰭205上的閘極結構504。尤其，閘極結構504可被放置在N-井區208上相鄰於主動閘極結構503，且可用來作為場板以增進裝置崩潰電壓。關於場板功能的詳情將在下面段落中描述。又，閘極介電層502b與閘電極502a一起形成覆蓋半導體鰭205的一側壁的閘極結構502，以及閘極介電層505b與閘電極505a一起形成覆蓋半導體鰭205的另一側壁的閘極結構505。閘極結構502及505被視為假閘極結構且可由與主動閘極結構503以及場板504不同的非金屬材料所構成。在一些實施例中，場板504可以是與主動閘極結構503以及假閘極結構502及505共平面。在一些實施例中，可消去閘極結構502及505。 閘極結構502至505可進一步包括側壁間隔件(未顯示)。側壁間隔件可形成在閘極結構502至505的二側上。側壁間隔件可包括介電材料諸如氧化矽。替代地，側壁間隔件可視需要包括氮化矽、碳化矽、氧氮化矽、或其組合。在一些實施例中，側壁間隔件可具有多層結構。側壁間隔件可藉由沉積以及蝕刻(非等向性蝕刻技術)形成，如本技術領域已知。 在圖7中，源極區702係形成在P-井206中，以及汲極區704係形成在N-井208中，其中源極區702以及汲極區704係n型(指稱為N+或重摻雜區)。n型源極區702以及n型汲極區704可置放在主動閘極結構503的二側上且n型源極區702以及n型汲極區704間可插置主動閘極結構503。在一些實施例中，源極區702可包括邊緣，該邊緣相鄰於或實質上自對準到主動閘極結構503的側壁間隔件之一者。汲極區704可包括邊緣，該邊緣遠離主動閘極結構503的側壁間隔件的另一者的外邊緣。在本實施例中，源極區702以及汲極區704包括n型摻雜物諸如P或As。源極區702以及汲極區704可藉由諸如離子植入或擴散或沉積之方法形成。可使用快速熱退火(rapid thermal annealing，RTA)製程以活化經植入摻雜物。在各種實施例中，源極區702以及汲極區704可具有藉由多製程植入所形成之不同摻雜概況。 複數個經圖案化介電層以及導電層可接著被形成在基板202上方，以形成用以將在基板202中的各種p型以及n型摻雜區，諸如源極區702、汲極區704、以及閘電極503b耦合之多層互連件。然而，為簡潔起見，未繪示關於多層互連件的詳情。如可在圖8A中看見的，場板504可耦合至源極區702，其中係示意性繪示在場板504與源極區702之間的連接。在一些實施例中，替代地，場板504可耦合至半導體基板202的塊狀電極802，如可在圖8B中看見的。圖8A及8B之場板504的構形可提供電場屏蔽能力，以防止因汲極區704的高電壓之高電場引致裝置傷害。在主動閘極結構503與汲極區704之間的寄生電容CGD 也可被減少，從而增加用於高切換頻率應用的操作能帶寬度。 在一些實施例中，場板504也可耦合至主動閘極結構503，以獲得較低導通電阻Rdson ，如圖8C所顯示。假閘極結構505可耦合至汲極區704以及假閘極結構結構502可保持浮接，如圖8A至8C所顯示。然而，此不是本揭露的限制。在一些實施例中，假閘極結構505可保持浮接。在一些實施例中，假閘極結構502可耦合至源極區702。在一些實施例中，假閘極結構502可耦合至半導體基板202的塊狀電極802。 主動閘極結構503與場板504之間的距離S1，不是零，可盡可能的小。例如，距離S1可以是約80 nm。然而，此不是本揭露的限制。在一些實施例中，距離S1可以是自約0至約200 nm之範圍。在一些實施例中，距離S1可以是自約0至約1 um之範圍。在一些實施例中，N-井區208可在一端實質上自對準到主動閘極結構503。然而，在一些實施例中，N-井區208可在一端與主動閘極結構503至少部分重疊。在一些實施例中，閘極長度Lg可大於或等於P-井區206與主動閘極結構503之間的重疊Lch。例如，閘極長度Lg可係約240 nm，以及重疊Lch可係約135 nm。再者，N-井區208與P-井區206之間的距離n可係約105 nm。然而，此不是本揭露的限制。在一些實施例中，閘極長度Lg可在自約1 nm至約500 nm之範圍，以及重疊Lch可在自約1 nm至約500 nm之範圍。再者，N-井區208與P-井區206之間的距離n可在自約0至約500 nm之範圍。在一些實施例中，N-井區208的左邊緣與場板504的右邊緣之間的距離b可係約200 nm。又者，場板504的右邊緣至汲極區704之間的距離S2可係約200 nm。在一些實施例中，距離b可在自約1 nm至約1 um之範圍，以及距離S2可在自約1 nm至約1 um之範圍。 圖9至16顯示根據本揭露的另一例示性實施例繪示在各種製造階段之用於高電壓操作之n型側向雙擴散MOS(LDMOS)FinFET裝置900的一系列剖面圖。p型FinFET也可藉由改變用於各種層之摻雜種類而以相似方式製造。對於各圖，係繪示縱向剖面圖。雖然這些剖面圖顯示在整個製造方法中的各種結構特徵，應該理解的是有許多可使用的變化。本方法學僅為實例且不是本揭露的限制。 請注意，為了更佳理解所揭示之實施例，圖9至16被簡化。再者，高電壓n型LDMOS FinFET裝置900可用以作為具有各種P型金屬氧化物半導體(PMOS)以及N型金屬氧化物半導體(NMOS)電晶體的晶片上系統(SoC)裝置，該等電晶體被製造以在不同電壓位準操作。PMOS以及NMOS電晶體可提供低電壓功能，包括邏輯/記憶體裝置以及輸入/輸出裝置；以及高電壓功能，包括功率管理裝置。例如，提供低電壓功能之電晶體，其以標準CMOS技術可具有1.1伏特(V)的操作(或汲極)電壓、或其以在標準CMOS技術中的特殊(輸入/輸出)電晶體可具有1.8/2.5/3.3 V的電壓。此外，提供中等/高電壓功能之電晶體可具有5 V或更大(如，20至35 V)的操作(或汲極)電壓。可理解到高電壓n型LDMOS FinFET裝置100也可包括電阻、電容器、電感、二極體、以及其它典型實施在積體電路中的合適微電子裝置。 參考圖9，係提供半導體基板902。基板902可包括與半導體基板202相似之半導體晶圓。與隔離部件結構204相似，隔離部件結構904，諸如包括隔離部件之淺溝渠隔離STI)或矽的局部氧化(LOCOS)可形成在基板902中以界定並電隔離各種主動區。 參考圖10，半導體鰭905a及905b係形成在半導體基板202上。半導體鰭905a及905b側向延伸在隔離部件結構904之間。 在圖11中，P-井區(PW)906係藉由本技術領域中已知的離子植入或擴散技術形成在P-基板902的各種區以及半導體鰭905a中。 在圖12中，N-井區(NW)908係藉由與上述用於形成N-井區208以及P-井區206及906相似的離子植入或擴散技術形成在P-基板902的各種區以及半導體鰭905a及905b中。 在圖13中，閘極介電層1302a至1306a係形成並圖案化在半導體鰭905a及905b上。閘極介電層1302a至1306a可包括氧化矽層。替代地，閘極介電層1302a至1306a可視需要包括高k介電材料、氧氮化矽、其它合適的材料、或其組合。高k介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬之氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿、或其組合。再者，閘極介電層1302a至1306a可具有多層結構，諸如一層氧化矽以及另一層高k介電材料。又者，閘極介電層1302a至1306a係可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化物、其他合適的製程、或其組合形成。 在圖14中，閘電極1302b至1306b係分別形成在閘極介電層1302a至1306a上。閘電極1302b至1306b可包括經摻雜多晶矽(polysilicon)。替代地，閘電極1302b至1306b可包括金屬，諸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其它合適的導電材料、或其組合。此外，閘電極1302b至1306b可藉由CVD、PVD、鍍覆、及其它適當製程形成。亦，閘電極1302b至1306b可具有多層結構且可在使用不同製程之組合的多步驟製程中形成。在該例示性實施例中，閘極介電層1303a與閘電極1303b一起形成在半導體鰭905a上的主動閘極結構1303。 又者，閘極介電層1304a與閘電極1304b一起形成覆蓋半導體鰭905a的一側壁的閘極結構1304。尤其，與上述閘極結構504相似，閘極結構1304可被放置在N-井區908以及隔離部件結構904上相鄰於主動閘極結構1303，且可用來作為場板以增進裝置崩潰電壓。再者，閘極介電層1302b與閘電極1302a一起形成覆蓋半導體鰭905a的另一側壁的閘極結構1302。此外，閘極介電層1305b與閘電極1305a一起形成覆蓋半導體鰭905b的一側壁的閘極結構1305，以及閘極介電層1306b與閘電極1306a一起形成覆蓋半導體鰭905b的另一側壁的閘極結構1306。閘極結構1302、1305及1306被視為假閘極結構且可由與主動閘極結構1303以及場板1304不同的非金屬材料所構成。在一些實施例中，場板1304可以是與主動閘極結構1303以及假閘極結構1302、1305及1306共平面。在一些實施例中，可消去閘極結構1302、1305及1306。 閘極結構1302至1306可進一步包括側壁間隔件(未顯示)。側壁間隔件可形成在閘極結構1302至1305的二側上。側壁間隔件可包括介電材料諸如氧化矽。替代地，側壁間隔件可視需要包括氮化矽、碳化矽、氧氮化矽、或其組合。在一些實施例中，側壁間隔件可具有多層結構。側壁間隔件可藉由沉積以及蝕刻(非等向性蝕刻技術)形成，如本技術領域已知。 在圖15中，源極區1502係形成在P-井906中，以及汲極區1504係形成在N-井908中，其中源極區1502以及汲極區1504係n型(指稱為N+或重摻雜區)。n型源極區1502以及n型汲極區1504可置放在主動閘極結構1303的二側上且n型源極區1502以及n型汲極區1504間可插置主動閘極結構1303。在一些實施例中，源極區1502可包括邊緣，該邊緣相鄰於或實質上自對準到主動閘極結構1303的側壁間隔件之一者。汲極區1504可包括邊緣，該邊緣遠離主動閘極結構1303的側壁間隔件的另一者的外邊緣。在本實施例中，源極區1502以及汲極區1504包括n型摻雜物諸如P或As。源極區1502以及汲極區1504可藉由諸如離子植入或擴散或沉積之方法形成。可使用快速熱退火(RTA)製程以活化經植入摻雜物。在各種實施例中，源極區702以及汲極區704可具有藉由多製程植入所形成之不同摻雜概況。 與高電壓n型LDMOS FinFET裝置100相似，複數個經圖案化介電層以及導電層可接著被形成在基板902上方，以形成用以將在基板902中的各種p型以及n型摻雜區，諸如源極區1502、汲極區1504、以及閘電極1303b耦合之多層互連件。然而，未繪示關於多層互連件的詳情。如可在圖16A中看見的，場板1304可耦合至源極區1502，其中係僅示意性繪示在場板1304與源極區1502之間的連接。在一些實施例中，替代地，場板1304可耦合至半導體基板本體902的塊狀電極1602，如可在圖16B中看見的。圖16A及16B之場板1304的構形可提供電場屏蔽能力，以防止因汲極區1504的高電壓之高電場引致裝置傷害。在主動閘極結構1303與汲極區1304之間的寄生電容CGD 也可被減少，從而增加用於高切換頻率應用的操作能帶寬度。 在一些實施例中，場板1304也可耦合至主動閘極結構1303，以獲得較低導通電阻Rdson ，如圖16C所顯示。假閘極結構1305及1306可耦合至汲極區1504以及假閘極結構結構1302可保持浮接，如圖16A至16C所顯示。然而，此不是本揭露的限制。在一些實施例中，假閘極結構1305及/或假閘極結構1306可保持浮接。在一些實施例中，假閘極結構1302可耦合至源極區1502。在一些實施例中，假閘極結構1302可耦合至半導體基板本體902的塊狀電極1602。 主動閘極結構1303與場板1304之間的距離S1'，不是零，可盡可能的小。例如，距離S1'可以是約80 nm。然而，此不是本揭露的限制。在一些實施例中，距離S1'可以是自約0至約200 nm之範圍。在一些實施例中，距離S1'可以是自約0至約1 um之範圍。在一些實施例中，N-井區908可在一端實質上自對準到主動閘極結構1303。然而，在一些實施例中，N-井區908可在一端與主動閘極結構1303至少部分重疊。在一些實施例中，閘極長度Lg'可大於或等於P-井區906與主動閘極結構1303之間的重疊Lch'。例如，閘極長度Lg'可係約240 nm，以及重疊Lch'可係約135 nm。又者，N-井區908與P-井區906之間的距離n'可係約105 nm。然而，此不是本揭露的限制。在一些實施例中，閘極長度Lg'可在自約1 nm至約500 nm之範圍，以及重疊Lch'可在自約1 nm至約500 nm之範圍。再者，N-井區908與P-井區906之間的距離n'可在自約0至約500 nm之範圍。在一些實施例中，N-井區908的左邊緣與在N-井區908中的隔離部件結構904之間的距離b'可係約200 nm，以及在N-井區908中的隔離部件結構904的寬度S2'可係200 nm。在一些實施例中，距離b'可在自約1 nm至約1 um之範圍，以及距離S2'可在自約1 nm至約1 um之範圍。 形成所揭示之場板結構的製程係可與標準高電壓(high voltage，HV)製程的閘極結構(包括主動閘極以及假閘極)之形成製程組合。據此，不需要額外遮罩，特別是用於場板結構之形成者。藉由適當地耦合場板結構至源極區或塊狀電極，於開啟狀態操作之閘極電荷可有效地減少，以及於開啟及關閉狀態二者都可獲得減少之在主動閘極結構與汲極區之間的寄生電容。再者，藉由替代地耦合場板結構至主動閘極結構，則可獲得較低導通電阻。 本揭露的實施例係提供一種半導體結構。該半導體結構包括一基板；一閘極結構，形成在該基板上方；一源極區以及一汲極區，形成在該基板中且在該閘極結構的任一側上，該源極區及該汲極區二者都具有一第一種類的導電性；以及一場板，形成在該基板上方且在該閘極結構與該汲極區之間，其中該場板係耦合至該源極區或該基板的一塊狀電極。 本揭露的一些實施例係提供一種半導體結構。該半導體結構包括一基板；一閘極結構，形成在該基板上方；一源極區以及一汲極區，形成在該基板中且在該閘極結構的任一側上；以及一場板，形成在該基板上方且在該閘極結構與該汲極區之間，其中該閘極結構與該場板之間的一距離係在自約0至約200 nm的一範圍中。 本揭露的實施例也提供一種用於製造一半導體結構的方法。該方法包括提供一基板，形成一閘極結構在該基板上方，形成一場板至少部分在該基板上方，形成一源極區以及一汲極區在該基板中且在該閘極結構的任一側上，以及偶合該場板至該源極區或該基板的一塊狀電極。 前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解它們可輕易地使用本揭露作為用以設計或修改其他製程及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。
100、900‧‧‧n型側向雙擴散MOS FinFET裝置 202‧‧‧基板 204、904‧‧‧隔離部件結構 205‧‧‧鰭 206、906‧‧‧P-井 208、908‧‧‧N-井 502a、502b、505a、505b‧‧‧閘極介電層 1302a、1302b、1305a、1305b、1306a、1306b、503a、504a、1303a、1304a‧‧‧閘極介電層 503b、504b、1303b、1304b‧‧‧閘電極 502、505、1302、1305、1306‧‧‧閘極結構 503、1303‧‧‧極結構 504、1304‧‧‧閘極結構 702、1502‧‧‧源極區 704、1504‧‧‧汲極區 802、1602‧‧‧塊狀電極 902‧‧‧基板 905a、905b‧‧‧鰭 S1、S1'、S2、n、n'、b、b'‧‧‧距離 S2'‧‧‧距離 Lg、Lg'‧‧‧閘極長度 Lch、Lch'‧‧‧重疊
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。 圖1至8係根據本揭露的例示性實施例繪示在各種製造階段之高電壓半導體裝置的剖面圖；以及 圖9至16係根據本揭露的另一例示性實施例繪示在各種製造階段之高電壓半導體裝置的剖面圖。
100‧‧‧n型側向雙擴散MOS FinFET裝置
202‧‧‧基板
204‧‧‧隔離部件結構
206‧‧‧P-井
208‧‧‧N-井
502a、502b、505a、505b‧‧‧閘極介電層
503a、504a‧‧‧閘極介電層
503b、504b‧‧‧閘電極
502、505‧‧‧閘極結構
503‧‧‧閘極結構
504‧‧‧閘極結構
702‧‧‧源極區
704‧‧‧汲極區
S1、S2、n、b‧‧‧距離
Lg‧‧‧閘極長度
Lch‧‧‧重疊

Claims (10)

  1. 一種半導體結構，其包含：一基板，具有形成於其上之一半導體鰭；一主動閘極結構，形成在該基板上方；一源極區以及一汲極區，形成在該基板中且在該閘極結構的任一側上，該源極區及該汲極區二者都具有一第一導電性類型；一閘極結構，在該主動閘極結構與該汲極區之間且形成於該基板上方；一井區，在該基板中，該井區具有該第一導電性類型且自對準至該主動閘極結構之一邊緣；一閘極介電質，其在該半導體鰭之一邊緣上及其處；以及一假閘極，其直接在位於該半導體鰭之該邊緣上及其處之該閘極介電質上，其中該汲極區放置於該井區中，且該閘極結構經由一互連件而電耦合至該源極區。
  2. 如請求項1之半導體結構，其中該主動閘極結構與該閘極結構之間的一距離係在自約0nm至約200nm之一範圍內。
  3. 如請求項1之半導體結構，其中一隔離部件結構形成於該主動閘極結構與該汲極區之間。
  4. 一種半導體結構，其包括：一基板，其具有形成於其上之一半導體鰭；一主動閘極結構，其形成於該基板上方；一源極區及一汲極區，其在該主動閘極結構之任一側上形成於該基板中；一閘極結構，其在該主動閘極結構與該汲極區之間形成於該基板上方；一閘極介電質，其在該半導體鰭之一邊緣上及其處；及一假閘極結構，其經由一互連件而電耦合至該汲極區，該假閘極結構係與該閘極結構共平面，且該假閘極結構係直接在位於該半導體鰭之該邊緣上及其處之該閘極介電質上。
  5. 如請求項4之半導體結構，其中該閘極結構耦合至該基板之一塊狀電極。
  6. 如請求項4之半導體結構，其中該閘極結構係與該主動閘極結構共平面。
  7. 一種半導體結構，其包括：一基板，其具有形成於其上之一半導體鰭；一主動閘極結構，其形成於該基板上方；一源極區及一汲極區，其在該主動閘極結構之任一側上形成於該基板中，該源極區及該汲極區兩者皆具有一第一導電性類型； 一閘極結構，其在該主動閘極結構與該汲極區之間形成於該基板上方；一井區，其在該基板中，該井區具有該第一導電性類型且自對準至該主動閘極結構之一邊緣；一閘極介電質，其在該半導體鰭之一邊緣上及其處；及一假閘極，其直接在位於該半導體鰭之該邊緣上及其處之該閘極介電質上；其中該汲極區放置於該井區中，且該閘極結構與該主動閘極結構及該汲極區隔開，並且該閘極結構經由一互連件而電耦合至該主動閘極結構。
  8. 一種用於製作一半導體結構之方法，該方法包括：提供一基板；在該基板上方形成一閘極結構；至少部分地在該基板上方形成一場板；在該閘極結構之任一側上於該基板中形成一源極區及一汲極區；及將該場板經互連件耦合至與該基板相接觸之一塊狀電極。
  9. 一種用於製作一半導體結構之方法，該方法包括：提供一基板；在該基板上方形成一閘極結構；在該閘極結構之任一側上於該基板中形成一源極區及一汲極區；在該閘極結構與該汲極區之間於該基板上方形成一場板；及 經互連件耦合該場板至與該基板相接觸之一塊狀電極；其中該閘極結構與該場板之間的一距離係在自約0nm至約200nm之一範圍內。
  10. 一種用於製作一半導體結構之方法，該方法包括：提供一基板；在該基板上形成一半導體鰭；在該基板上方形成一主動閘極結構；在該主動閘極結構之任一側上於該基板形成一源極區及一汲極區，該源極區及該汲極區兩者皆具有一第一導電性類型；在該主動閘極結構與該汲極區之間於該基板上方形成一閘極結構；在該基板中形成一井區，該井區具有該第一導電性類型且自對準至該主動閘極結構之一邊緣；在該半導體鰭之一邊緣處形成一閘極介電質，以覆蓋該半導體鰭的一上表面的一部份及該半導體鰭的一側壁的一部份；及直接在該閘極介電質上形成一假閘極，以覆蓋該半導體鰭的該上表面的該部份及該半導體鰭的該側壁的該部份；其中該汲極區放置於該井區中，且該閘極結構與該主動閘極結構及該汲極區隔開，並且該閘極結構經由一互連件而電耦合至該主動閘極結構。
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