KR20060064659A - Ｌｄｍｏｓ 트랜지스터를 포함하는 전자 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 LDMOS 트랜지스터에 관한 것으로, 이 트랜지스터에는 계단형 실드 구조 및/또는 제 1 및 제 2 드레인 확장 영역이 제공되는데, 이 영역은 제 2 드레인 확장 영역보다 높은 도펀트 농도를 가지며 실드에 의해 덮여진다.
Description
본 발명은 반도체 기판의 표면에 제공되는 트랜지스터를 포함하는 전자 장치에 관한 것으로, 트랜지스터는 채널을 통해 상호 접속되는 소스 및 드레인 전극과, 채널의 전자 분배에 영향을 주는 게이트 전극 및 게이트와 드레인 사이에 존재하는 실드(a shield)를 가지며, 콘택트(41)를 갖는 드레인에는 채널을 향해 기판에서 연장되는 드레인 확장부가 제공되며, 드레인 콘택트 및 게이트는 확장 영역을 통해 상호 분리된다.
또한, 본 발명은 그 제조 방법에 관한 것이다.
개인 통신 시스템(GSM, EDGE, W-CDMA)용 기지국에서, RF 전력 증폭기는 핵심 구성 요소 중 하나이다. 이들 전력 증폭기에 있어서, 이제는 일반적으로 LDMOS라 하는 RF Laterally Diffused Metal Oxide Semiconductor 트랜지스터가 기술[1]에 대한 바람직한 선택 사항인데, 이는 그 우수한 고전력 기능, 이득 및 선형성 때문이다. 새로운 통신 표준에 의해 생겨나는 요구를 만족시키기 위해, LDMOS 트랜지 스터의 성능은 계속 향상되어야 한다[2]. 특히 W-CDMA 시스템에 있어서, 선형성 요구가 매우 절실한데 이는 증폭기를 백-오프가 전혀 발생하기 않게 동작시킴으로써만 충족될 수 있다. 그러나, 이는 효율성을 전형적으로 
30%로 감소시켜서 문제가 된다. 이것이 현재 많은 주목을 받는 선형성과 효율성 사이의 절충이다.
그러므로, 본 발명의 목적은 향상된 선형성-효율성 절충점을 갖는 도입 단락에서 설명한 종류의 전자 장치를 제공하는 것이다.
본 발명의 목적은 실드가 확장 영역에 계단형 구조를 갖는다는 점에서 달성된다. 계단형 구조는 향상된 전기장 분배의 장점과 보다 우수한 전류 특성 및 온-저항의 장점을 합친다. 이 계단 구조는 채널 부근의 실드의 핀치 동작을 감소시키고 향상된 온-저항을 제공한다. 동시에, 항복 전압이 변경되지 않는데, 이는 게이트 전극으로부터 멀어지는 쪽을 향하는 측면의 계단형 실드 구조의 낮은 부분에 의해 부과되는 것이다.
또한, 본 발명의 목적은, 드레인 확장부에 제 1 및 제 2 영역을 제공하는데, 제 1 영역은 채널 및 제 2 영역과의 인터페이스를 가지며 제 2 영역은 드레인 전극 내의 콘택트 영역과의 인터페이스를 가지고, 제 1 영역은 제 2 영역보다 높은 도편트 농도를 가지며, 제 1 영역은 기판상의 실드의 수직 돌출부에 의해 정의되는 실드 내에 실질적으로 존재한다는 점에서 달성된다.
매우 적합한 실시예에서, 두 수단은 서로 결합하여 최적 성능을 제공한다. 이 결합은 약 6%의 선형 동작의 효율 향상을 가져온다.
특히, 이 수단은 실리콘 기판에 기초하는 소위 LDMOS-트랜지스터에서 사용하기에 적합하다. 그러나, 이들은 다른 기술에서도 적합한다. 그 결과는 RF 분야에서 넓은 주파수 범위, 예를 들어, 800MHz 내지 2,4 GHz의 범위에서 사용하기에 적합할 수 있는 트랜지스터를 제공한다. 특히, 이는 전력 증폭기용으로 적합하다.
또한, 본 발명은 상이한 채널 길이를 갖는 트랜지스터 및 상이한 크기의 확장 영역에서 구현할 수 있다. 이들 수치는 장치의 최적화를 위해 적합하다. 적합한 실시예에서, (40단자 장치를 제공하는) 개별 콘택트에 의해 구동될 수 있는 추가 캐패시터를 사용한다. 다른 적합한 실시예에서는, 트랜지스터는 병렬 전환 트랜지스터 세그먼트 어레이로서 제공되는데, 세그먼트 각각은 제 1 및 제 2 임계 전압을 갖는다. 이들 실시예는 비공개 출원 EP03101224.8(PHNL 030460) 및 EP03103096.0(PHNL 030398)에 개시되어 있으며, 본 명세서에서 참조한다.
본 발명의 장치에 대한 이들 및 다른 양태를 첨부된 도면을 참조하여 보다 상세히 설명한 것이며, 도면은 실제 규격대로 도시된 것이 아니라 개략적인 것이다.
도 1은 종래 LDMOS의 개략적 단면도를 도시하고 있다.
도 2는 고농도 도핑 영역 및 계단식 실드 모두를 포함하는 본 발명의 장치의 개략적 단면도를 도시하고 있다.
도 3은 종래 및 계단식 형태의 실드가 제공되는 장치의 IMD3 성능을 도시하고 있다.
도 4는 종래 및 계단식 형태의 실드를 갖는 장치에 대한 IMD3 성능 대 효율을 도시하고 있다.
도 5는 균일 확장, 도1에 도시된 종래 장치 및 도 2에 도시된 본 발명의 장치의 표면에 다른 도핑 프로파일을 도시하고 있다.
도 6은 도 5의 도핑 프로파일에 대한 드레인 영역의 표면을 따른 26VDML 전기장 분산을 도시하고 있다.
도 7은 상이한 실드 구성 및 상이한 드레인 확장 구성에 대한 온-저항(Ron) 및 전류 용량(Idsx)을 도시하고 있다.
도 8은 균일 드레인 확장, LDD 및 HDD가 제공되는 장치의 IMD3 성능을 도시하고 있다.
도 9는 균일 드레인 확장, LDD 및 HDD를 갖는 장치의 IMD3 대 효율을 도시하고 있다.
도 10은 균일 드레인 확장, LDD 및 HDD를 갖는 장치에 대한 피드백 캐패시턴스(Cgd)를 도시하고 있다.
도면은 실제 규격대로 도시된 것이 아니며 동일한 참조 번호는 동일한 부분 을 지칭한다.
도 1은 종래 이 기술 분야의 LDMOS 트랜지스터(99)에 대한 단면도를 도시하고 있다. 이 트랜지스터(99)는 제 1 측면(11) 및 반대 제 2 측면(12)을 가지며 반도체 재료, 이 경우에는 실리콘으로 구성되는 기판(10)을 포함한다. 이 기판은 고농도로 도핑한다. 제 1 측면(11)에는 에피택셜층(20)을 제공한다. 이는 실리콘의 p-형 도핑 에피택셜층(epilayer)인데, 이와 달리 SiGe, SiC 등일 수 있다. 에피택셜층(20)의 상부에는 옥사이드층을 제공한다. 트랜지스터(99)는 소스(120), 드레인(220) 및 게이트(43)를 포함한다. 소스(120)와 드레인(220) 사이 및 게이트(43)에 의해 영향받는 영역에는 채널(21)을 제공한다. 예를 들어 이 채널(21)은 횡방향 확산 p-웰(laterally diffused p-well)이다.
이 애플리케이션의 내용에서, 소스(120)와 드레인(220)이라는 용어는 콘택트 및 확장부를 포함하며 소스와 드레인의 일부로서 각각 기능하는 모든 구성요소를 포함한다는 것을 이해해야 한다. 소스(120)에는 소스 콘택트(41), 접속부(31) 및 고농도로 도핑된 콘택트 영역(23)을 제공한다. 또한, p-싱커(p-sinker, 22)를 제공하여 소스 전극(32)을 고농도로 도핑된 기판(10)에 접속시킨다. 드레인(220)에는 드레인 콘택트(42), 접속부(32), 고농도로 도핑된 영역(24) 및 제 1, 제 2 드레인 확장부(25,26)를 제공한다. 이들 드레인 확장부(25,26)는 저농도로 도핑한다. 제 1 드레인 확장부(25)는 채널(21)로부터 제 2 드레인 확장부(26)로 확장시킨다. 제 2 드레인 확장부는 드레인 콘택트 영역(24)으로 확장시킨다. 소스 콘택트 영역(23) 및 드레인 콘택트 영역(24)은 이 예에서는 모두 N+ 도핑이다. 게이트 전극 (43)은 규화 영역(silicidated area, 44)을 갖는다. 실드 구조(50)는 전기 절연층(45)에 의해 게이트(43)로부터 분리된다.
드레인 확장부(25,26)의 설계는 집약적 설계 분야이다. 첫 번째 선택 사항은 단일의 균일하게 도핑된 드레인 확장부를 사용하는 것이다. 이러한 드레인 확장부는 최대 출력 전력용으로 최적화된다. 그러나, 소스(32)와 게이트(43) 사이의 일정한 전압(Vgs)으로 정지 전류(Idq)의 드리프트에 의해 자신을 표명하는 고온 캐리어 열화(hot carrier degradation)가 발생한다는 단점이 있다.
두 번째 선택 사항은 도 1에 도시된 바와 같은 계단식 도핑 프로파일이다. 이러한 계단식 도핑 프로파일은 제 1 및 제 2 저농도 도핑 확장 영역(25,26)을 포함한다. 이 선택 사항은 고온 캐리어 열화의 문제를 해결하지만 RF-성능을 어느 정도 떨어뜨린다.
다른 개선 방안은 실드로서 더미 게이트(dummy gate)를 도입하는 것인데, 이는 비공개된 출원인 EP 03101096.0에 개시되어 있다. 이는 Idq-열화하고도 하는 고온 캐리어 열화와 RF-성능 사이의 보다 양호한 절충점을 제공한다. 이 실드는 도 1에는 도시되어 있지 않다. 이는 소스(42)에 (3차원으로) 접속되고(도시 생략) 게이트(43) 부근의 필드 플레이트(a field plate)로서 기능한다. 게이트(43) 및 드레인 확장부(26)에 실드가 근접하므로, 드레인 확장부(25,26)의 전기장 분배는 Idq-열화를 감소시키고 피드백 캐패시턴스를 향상시킨다. 이 향상을 이용하여 다른 절충점이 우세한데, 이는 항복 전압(BV) 대 전류 특성(Idsx)과 온-저항(Ron) 사이이다.
도 2는 본 발명의 장치(100)의 개략적 단면도를 도시하고 있다. 여기서, 2개의 중요한 개선점이 이루어진다. 하나는 실드 구조(50)에 관한 것이고, 다른 하나는 드레인 확장부(25,26)의 설계에 관한 것이다. 바람직하게는, 이들은 결합하여 적용하지만, 2개의 개선점을 따로 적용하는 것을 배제하지는 않는다. 특히 이는 이 예가 기지국용으로 적합한 트랜지스터에 관한 것이라는 점에서 그러하다. 이들은 매우 높은 항복 전압과 매우 높은 전력 및 전압을 갖도록 설계한다. 예를 들어 이동 전화 애플리케이션의 전력 증폭기에도 동일한 개선점을 적용할 수 있다. 선형성 및 효율성에 관한 요구 조건은 이동 전화에서도 동일하지만, 항복 전압은 더 낮은 반면 전력 소비가 매우 중요하다. 예를 들어 드레인 확장부(25,26)의 도핑 농도를 변화시킴으로써 특정 애플리케이션용으로 설계를 최적화할 수 있다. 기지국에 대해 이러한 농도는 약 1012이고, 이동 전화에 대해서는 일반적으로 더 높다.
첫 번째 개선점은 계단형 실드 구조(50)이다. 이 계산형 구조는 게이트(43)와 드레인 콘택트(41) 사이에 존재하는 확장 영역(140)에 제공한다. 바람직하게는, 이 계단형 구조(50)는 게이트 전극(43)의 부근에 존재한다. 가장 바람직하게는, 이는 게이트 전극(43)의 상부의 일부와 게이트 전극(43)의 부근 일부에 증착되고 절연 물질(45,51)에 의해 게이트 전극(43)으로부터 분리된다. 이 구조는 향상된 전기장 분배의 장점과 보다 우수한 전류 특성 및 온-저항(Ron)의 장점을 합친다. 계단 구성은 채널 부근 실드의 핀칭 동작(pinching action)을 감소시키며 향상된 Ron 및 향상된 전류 특성(Idsx)을 제공한다(도 7). 동시에, 항복 전압은 도면 우측편의 실드의 애랫부분, 예를 들어 게이트 전극(43)과 드레인 콘택트(42)사이의 측면에 의해 부과됨에 따라 변경되지 않는다. 도시된 실시예의 장치(100)는 실리콘 기판(10)에서 LDMOS 기술로 구성된다. 그러나, SiGe 또는 GaAs와 같은 Ⅲ-Ⅳ족 물질 기판과 같은 다른 반도체 기판을 사용하는 것도 배제하지 않는다.
도 2에서 알 수 있는 바와 같이, 계단형 실드(50)는 L-스페이서(51), 이 경우에는 니트라이드 L-스페이서(51)의 상부의 실드층의 증착에 의해 유리한 방식으로 제공한다. 이러한 L-스페이서(51)의 제공은 WO-A 02/049092로부터 그 자체가 알려져 있으며 본 명세서에서 참조한다. 이 장치의 게이트(43)는 0.6㎛인 게이트 길이를 갖는 폴리실리콘으로 구성한다. 그러나, 이와 달리 금속 게이트를 사용할 수도 있다. 층(45 내지 51)의 옥사이드/니트라이드 스택의 상부에서, 낮은 저항성 금속 또는 규화 폴리 실리콘층을 증착함으로써 실드(50)를 형성한다. 실드(50)의 낮은 저항은 게이트(43) 및 드레인(31)에 의해 실드(50)상에 부과되는 RF 전류를 유도해 내어 RF 차폐 동작을 일으킨다. 계단형 구조는 종래 기술에서 사용되는 계단형 프로파일이 고온 캐리어 열화를 제어하는 데 더 이상 필요치 않다는 큰 장점을 지닌다. 따라서, 확장부는 원하는 대로 도핑될 수 있으므로 낮은 도펀트 프로파일 또는 보다 높은 도펀트 프로파일로 균일하고 계단형일 수 있다.
도시된 계단형 실드 구조(50)는 2개의 부분, 역 L-형상부(50A) 및 z-형상부(50B)로 세부 분할할 수 있다. 동일 또는 유사한 항복 전압으로 효율성을 유지하 거나 향상시키면서 소스 콘택트(41)와 게이트(43) 사이의 기생 캐패시티를 최소화하기 위해, z-형상부가 장치 성능을 위해 필수적이라는 것을 이해하자. 기생 캐패시티의 감소는 z-형상부(50B)가 소스 콘택트(41)로부터 멀리 떨어져 n이치된다는 점에서 달성된다.
역 L-형상부(50A)는 본 발명을 유도하는 실험 중에 사용되는 기술의 결과물로서 제공된다. 이 기술에서는 니트라이드 L-스페이서를 사용한다. 그러나, 특히 고해상도를 가능하게 하는 포토레지스터를 이용하는 더 발달된 기술을 이용하면, 역 L-형상부의 크기를 감소시키거나 완전히 제거할 수도 있다. 이는 기생 캐패시턴스를 감소시키는 데 유리하다. 다른 실시예에서는, 계단형 구조(50)에 기판 표면(11)으로 실질적으로 횡단하는 확장부를 제공한다. 이러한 확장부는 차폐 기능에 유리한 영향을 주는 것으로 고려된다. L-형상 대신에, 이 경우에는 부분(50A)은 I-형상을 갖는다. 차폐 기능은 이러한 I-형상부(50A)가 게이트 전극(43) 위를 돌출하는 경우에 특히 향상될 것이다.
도 3 및 4는 18㎚의 채널 길이를 갖는 장치의 2-톤 큰 신호 RF-성능을 도시하고 있다. 이 RF 성능은 계단형 실드를 갖는 장치(100) 및 표준 실드를 갖는 종래 장치(99)에 대해 도시되어 있다. Rf 성능은 선형성에 관해 측정한다. 선형성은 RF 성능에 대해 중요한 사항이며 이 성형성은 일반적으로 높은(균일하지 않은) 차수 상호 변조 왜곡으로서 측정한다. 특히, 제 3 차수 변조 왜곡이 중요하며 이를 측정치로서 사용한다. 이 왜곡은 IMD3라고도 할 것이다. IMD3에 관한 추가적 설명은 계류 중인 특허 출원 EP 03101224.8(PHNL 030460) 및 EP 03101096.0(PHNL 030398)에 개시되어 있으며, 이를 참조한다.
도 3에서, IMD3는 dBm로 평균 출력 전력(Po-avg)에 대한 함수로서 도시되어 있다.
도 4에서, IMD3는 장치의 효율성에 대한 함수로서 도시되어 있다. 선형 동작에서, -40dBc IMD3에서, 출력 전력은 증가하고 선형성-효율성 절충점은 계단형 실드를 향상시킨다. -40dBc은 현재 기지국에서 사용하는 IMD3에 대한 수용 가능한 레벨로서 고려된다. 도 3은 본 발명의 장치가 1dBm(=26%) 전력 향상을 가져오는 것을 도시하고 있다. 도 4는 본 발명의 장치가 2%의 효율성 향상을 가져오는 것을 도시하고 있다.
본 발명의 두 번째 중요한 개선점은 저농도로 도핑된 드레인 영역(26)과 고농도로 도핑된 드레인 영역(25)을 결합하여 사용하는 것이다. 고농도로 도핑된 영역(25)은 제 1 영역, 즉, 게이트 전극(43)에 가장 가깝게 위치한 영역이다. 이 짙게 도핑된 드레인 영역(25)을 HDD라고도 할 것이다. 저농도로 도핑된 드레인 영역(26)은 드레인 전극(31)에 더 가깝게 위치되는 제 2 영역이며, LDD라고도 할 것이다. '짙게'라는 표기는 '저농도'와 비교하여 고려되어야 한다. 바람직하게는, 짙은 도핑과 저농도 도핑 사이의 비율은 1,2 와 3의 사이, 보다 바람직하게는 1,3과 2,5 사이, 가장 바람직하게는 1, 5와 3의 범위이다. 충분한 항복 전압을 실현하기 위해 더 높은 값은 제한되어야 한다. 애플리케이션에 따라서는 이는 덜 중요할 수 있다. 고농도 및 저농도로 도핑된 드레인 영역(25,26)의 사용은 바람직하게는 실 드(50)에 의해 덮이는 영역 내에서 횡방향으로 HDD가 확장되는 측정값과 결합된다. 그러나, LDD(26) 다음으로 HDD(26)를 사용하는 것은 실드(50)가 전혀 존재하지 않더라도 유리한 효과를 갖는다는 것이 판명되었다 - 그러나 이는 RF 애플리케이션에 대해서는 그렇지 않다. 바람직하게는, HDD(25)는 실드(50)에 의해 덮여지는 영역보다 다소 작다.
LDD 또는 HDD의 효과를 시험하기 위해, 3개의 상이한 도핑 프로파일, 균일 드레인 확장부, LDD 및 HDD 프로파일을 이용하여 장치를 처리하였다. 이들 프로파일은 도 5에 도시되어 있다. 도핑 프로파일은 거리(x)의 함수로서 도핑 농도(c)로서 표현된다. 이 거리(x)는 기판(10)의 표면(11)을 따르는 횡방향 위치로서 정의되는데, x=0은 소스(120)의 좌측을 정의한다. 도핑 프로파일은 도 2의 개략적 단면도에 도시된 것보다 점진적이다. 이는 외부 확산(outdiffusion)의 결과이다.
도 6에서, 전기장(E)은 도핑 프로파일 각각에 대한 전술한 횡방향 거리(x)의 함수로서 설정된다. 통상적으로, 고농도로 도핑할수록 항복 전압은 낮아진다. 그러나, HDD 영역(25)을 실드(50) 아래의 영역으로 제한할 경우에는, 도 6을 참조하면, 나머지 드레인 확장부(26)의 피크 전기장은 변하지 않으며, 항복 전압은 변경되지 않고 유지된다.
도 7은 온-저항(Ron)에 대한 실드 구조의 영향을 도시하고 있다. 또한, 이는 전류 특성(Idsx)에 대한 드레인 구조의 영향을 도시하고 있다. 그러나, HDD 영역(25)의 높은 도핑 농도는 Ron 및 전류 특성(Idsx)에 대해 큰 영향을 준다. 양자 모두 HDD(25)를 이용하여 현저히 향상된다.
좌측으로 화살표에 의해 표시된 라인은 온-저항(Ron)을 나타낸다. 우측으로 화살표에 의해 도시된 라인은 전류 특성(Idsx)의 값을 나타낸다. 두 라인의 기울기는 반대인데, Ron이 Idsx에 반비례하기 때문이다. 이 도면은 LDD로부터 균일로, HDD로 변조함으로써 Ron은 감소하고 Idsx는 증가한다는 것을 나타낸다. 이는 유리한 효과이다. 표준으로부터 계단형 실드 구조로 변조하는 경우에도 동일한 효과가 발생한다.
도 8 및 9는 2-톤 큰 신호 RF-성능을 도시하고 있다. 여기서 IMD3는 상대적 파라미터이고, 도 3 및 4에서와 같이, 평균 출력 전력(Po-avg) 및 효율성에 대해 각각 설정된다. 선형 동작에서는, 약 -40dBc IMD3에서, 출력 전력은 다시 감소하며 선형성-효율성 절충점도 HDD를 이용하여 증가된다. 고농도 도핑을 이용하여 피드백 캐패시턴스는 증가하지만 이는 더 낮은 전압으로 제한된다. 제 1 드레인 확장부(HDD)가 종래 드레인 확장부보다 더 고농도로 도핑되므로, 제 1 드레인 확장부는 소스와 드레인간의 전압(Vds) 증가로 덜 급격히 공핍된다(depletes). 결국, 게이트와 드레인간의 캐패시턴스(Cgd)의 감소는 처음에는 더 느리다. 그러나, 전체 HDD가 공핍되면, 드레인 확장부는 균일하게 도핑된 드레인 확장부로서 기능할 것이다.
Claims (11)
- 반도체 기판(10)의 표면(11)에 제공되는 트랜지스터(100)를 포함하는 전자 장치로서,상기 트랜지스터는 채널(21)을 통해 상호 접속되는 소스(120) 및 드레인(220)을 가지며,상기 트랜지스터(100)에는 상기 채널(21)의 전자 분배에 영향을 주는 게이트 전극(43) 및 상기 게이트(43)와 상기 드레인(220) 사이에 존재하는 실드(a shield, 50)가 더 제공되고,콘택트(41)를 갖는 상기 드레인(220)에는 상기 채널(21)을 향해 상기 기판(10)에서 연장되는 드레인 확장부(25,26)가 제공되며,상기 드레인 콘택트(41) 및 상기 게이트(43)는 확장 영역(140)을 통해 상호 분리되고,상기 실드(50)는 상기 확장 영역(140)에 계단형 구조(a stepped structure)를 갖는전자 장치.
- 제 1 항에 있어서,L-형상 스페이서(51)가 상기 게이트 전극(43)과 상기 실드(50) 사이에 존재 하는전자 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 실드(50)는 금속 실리사이드(a metal silicide)로서 형성되는전자 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 드레인 확장부(25,26)에는 제 1 및 제 2 영역(25,26)이 제공되되,상기 제 1 영역(25)은 상기 채널(21) 및 상기 제 2 영역(26)과의 인터페이스를 가지며,상기 제 2 영역(26)은 상기 드레인(220) 내의 콘택트 영역(24)과의 인터페이스를 가지고,상기 제 1 영역(25)은 상기 제 2 영역(26)보다 높은 도펀트 농도를 가지며,상기 제 1 영역(25)은 상기 기판(10)상의 상기 실드(50)의 수직 돌출부에 의해 정의되는 실드 영역(150) 내에 실질적으로 존재하는전자 장치.
- 반도체 기판(10)의 표면(11)에 제공되는 트랜지스터(100)를 포함하는 전자 장치로서,상기 트랜지스터(100)는 채널(21)을 통해 상호 접속되는 소스(120) 및 드레인(220)을 가지며,상기 트랜지스터(100)에는 상기 채널(21)의 전자 분배에 영향을 주는 게이트 전극(43) 및 상기 게이트(43)와 상기 드레인(220) 사이에 존재하는 실드(a shield, 50)가 더 제공되고,콘택트(41)를 갖는 상기 드레인(220)에는 상기 채널(21)을 향해 상기 기판(10)에서 연장되는 드레인 확장부(25,26)가 제공되며,상기 드레인 콘택트(41) 및 상기 게이트(43)는 확장 영역(140)을 통해 상호 분리되고,상기 드레인 확장부(25,26)에는 제 1 및 제 2 영역(25,26)이 제공되되,상기 제 1 영역(25)은 상기 채널(21) 및 상기 제 2 영역(26)과의 인터페이스를 가지고,상기 제 2 영역(26)은 상기 드레인(220) 내의 콘택트 영역(24)과의 인터페이스를 가지고,상기 제 1 영역(25)은 상기 제 2 영역(26)보다 높은 도펀트 농도를 가지고,상기 제 1 영역(25)은 상기 기판(10)상의 상기 실드(50)의 수직 돌출부에 의해 정의되는 실드 영역(150) 내에 실질적으로 존재하는전자 장치.
- 제 4 항 또는 제 5 항에 있어서,상기 제 1 영역(25)과 상기 제 2 영역(26) 사이의 상기 인터페이스는 상기 실드 영역(150) 내에 존재하는전자 장치.
- 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제 1 및 상기 제 2 영역(25,26)의 상기 도펀트 농도의 비율은 1.2 내지 2.5의 범위에 존재하는전자 장치.
- 제 4 항 또는 제 5 항에 있어서,상기 실드(50)는 전기 접속부를 통해 상기 소스(120)에 전기 접속되는전자 장치.
- 제 9 항에 있어서,상기 전기 접속은 캐패시터를 포함하는전자 장치.
- 제 1 항 또는 제 5 항 중 어느 한 항에 있어서,상기 반도체 기판(10)은 실리콘으로 구성되고 상기 트랜지스터(100)는 상기 LDMOS형인전자 장치.
- 제 1 항에 기재된 전자 장치를 제조하는 방법으로서,소스(120), 드레인(220) 및 게이트(43)를 포함하는 트랜지스터를 제공하는 단계 - 상기 드레인(220)에는 드레인 확장부(25,26)가 제공됨 - 와,상기 게이트(43)의 상부 및 부근에 절연 물질(45,51)을 제공하는 단계와,상기 절연 물질(45,51)상에 금속 증착에 의해 계단형 실드 구조(50)를 제공하는 단계를 포함하는전자 장치 제조 방법.
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