TWI397180B - 在積體電路中具靜電放電防護能力的水平擴散金氧半導體電晶體（ｌｄｍｏｓ）元件 - Google Patents

在積體電路中具靜電放電防護能力的水平擴散金氧半導體電晶體（ｌｄｍｏｓ）元件 Download PDF

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Description

在積體電路中具靜電放電防護能力的水平擴散金氧半 導體電晶體(LDMOS)元件
本發明係有關於一種高壓半導體裝置，特別是有關於一種具靜電放電防護能力的水平擴散金氧半導體電晶體(LDMOS)元件。
在傳統的積體電路中，LDMOS電晶體易於受到高壓靜電放電損傷，主要是因為LDMOS電晶體的閘極氧化層結構較靠近汲極端，且離源極/體擴散區較遠，導致當ESD電流自汲極端流入時，其能量傾向朝著閘極氧化層分佈，而非流向源極/體擴散區，致使閘極氧化層被永久性地擊穿(zapped)。
在傳統具有高壓元件(HV device)的積體電路中，往往利用其他額外的ESD保護元件避免LDMOS電晶體元件被擊穿，然而，額外的ESD保護元件增加整體積體電路的佔據空間，且增加製程的複雜度，導致高的製造成本。有鑑於此，業界極需一種改良式的的水平擴散金氧半導體電晶體(LDMOS)元件結構，使其具良好的靜電放電防護能力。
有鑑於此，為了克服上述先前技術的缺點，因而改良LDMOS電晶體的結構，以分別降低LDNMOS或LDPMOS元件的汲極和基底之間的崩潰電壓(breakdown voltage)或 貫穿電壓(punch－through voltage)，使得ESD能量朝向基底分佈，而非流向閘極氧化層區域。
本發明之一實施例提供一種具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，包括：一半導體基底，其上有一磊晶層；一圖案化的隔離區設置於該磊晶層上，定義一第一主動區及一第二主動區；一N－型雙擴散區設置於該第一主動區中；一N－型濃摻雜汲極區設置於該N－型雙擴散區中；一P－型體摻雜區於該第二主動區中，其中該N－型雙擴散區和該P－型體摻雜區相隔一特定距離，露出該半導體基底；一對相鄰的一N－型和一P－型濃摻雜源極區設置於該P－型體摻雜區中；以及一閘極結構於該N－型濃摻雜源極區和該N－型濃摻雜汲極區之間；其中一額外的濃摻雜區設置於該半導體基底與該磊晶層的介面之間。
本發明另一實施例提供一種具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，包括：一半導體基底，其上有一磊晶層；一圖案化的隔離區設置於該磊晶層上，定義一主動區；一P－型雙擴散區設置於該主動區中；一P－型濃摻雜汲極區設置於該P－型雙擴散區中；一對相鄰的一N－型和一P－型濃摻雜源極區設置於該磊晶層中；以及一閘極結構於該P－型濃摻雜源極區和該P－型濃摻雜汲極區之間；其中一額外的濃摻雜區設置於該半導體基底與該磊晶層的介面之間。
本發明另一實施例提供一種具靜電放電防護能力的水 平擴散金氧半導體電晶體(LDNMOS)元件，包括：一半導體基底，其上有一磊晶層；一圖案化的隔離區設置於該磊晶層上，定義一主動區；一N－型雙擴散區設置於該主動區中；一N－型濃摻雜汲極區設置於該N－型雙擴散區中；一對相鄰的一N－型和一P－型濃摻雜源極區設置於該磊晶層中；以及一閘極結構於該N－型濃摻雜源極區和該N－型濃摻雜汲極區之間；其中一額外的濃摻雜區設置於該半導體基底與該磊晶層的介面之間。
本發明又一實施例提供一種具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，包括：一半導體基底，其上有一磊晶層；一埋藏層設置於該半導體基底與該磊晶層之間；一圖案化的隔離區設置於該磊晶層上，定義一第一主動區和一第二主動區；一P－型雙擴散區設置於該第一主動區中；一P－型濃摻雜汲極區設置於該P－型雙擴散區中；一N－型體摻雜區於該第二主動區中，其中該P－型雙擴散區和該N－型體摻雜區相隔一特定距離，露出該半導體基底；一對相鄰的一P－型和一N－型濃摻雜源極區設置於該N－型體摻雜區中；以及一閘極結構於該P－型濃摻雜源極區和該P－型濃摻雜汲極區之間；其中一額外的濃摻雜區設置於該埋藏層與該P－型井區的介面之間。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
以下以各實施例詳細說明並伴隨著圖式說明之範例， 做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
第1圖係顯示根據本發明之一實施例的LDNMOS電晶體元件的剖面示意圖。於第1圖中，一種具靜電放電防護能力的LDNMOS電晶體元件100包括一半導體基底110，例如P－型矽基底，其上有一磊晶層120。該磊晶層120包括一高壓N－型井區(HVNW)120A，被一高壓P－型井區(HVPW)120B環繞。該高壓P－型井區120B的表面包括一P－型濃擴散區140。一額外的濃摻雜區115設置於該半導體基底110與該磊晶層120(高壓N－型井區(HVNW)120A)的介面之間。根據本發明之一實施例，該額外的濃摻雜區115為一N－型濃摻雜區或一P－型濃摻雜區，其中該額外的濃摻雜區115的位置對應N－型雙擴散區(NDDD)150。
一圖案化的隔離區130a－130c設置於該磊晶層120上，定義一第一主動區OD1及一第二主動區OD2。一N－型雙擴散區(NDDD)150設置於該第一主動區OD1中。一N－型濃摻雜汲極區155設置於該N－型雙擴散區150中。一P－型體摻雜區160於該第二主動區OD2中，其中該N－型雙擴散區150和該P－型體摻雜區160相隔一特定距離，露出該半導體基底。一對相鄰的一N－型和一P－型濃摻雜源極區 165和170設置於該P－型體摻雜區160中，以及一閘極結構於該N－型濃摻雜源極區和該N－型濃摻雜汲極區之間。
當ESD測試時或當實際ESD電湧擊穿於汲極端時，濃摻雜區115能有效地降低N＋ /NDD/HVNW相對P－型基底於汲極區域下方的崩潰電壓(breakdown voltage)，而使得ESD能量朝向基底分佈以增加對ESD的保護能力。
第2圖係顯示根據本發明另一實施例的LDPMOS電晶體元件的剖面示意圖。請參閱第2圖，一種具靜電放電防護能力的LDPMOS元件200，包括一半導體基底210，例如P－型矽基底，其上有一磊晶層220。該磊晶層220包括一高壓N－型井區220A，被一高壓P－型井區220B環繞。該高壓P－型井區220B的表面包括一P－型濃擴散區240。根據本發明之一實施例，一額外的濃摻雜區215設置於該半導體基底210與該磊晶層220(高壓N－型井區(HVNW)220A)的介面之間。該額外的濃摻雜區215可為一N－型濃摻雜區或一P－型濃摻雜區，其中該額外的濃摻雜區215的位置對應P－型雙擴散區250。
一圖案化的隔離區230a、230b設置於該磊晶層220上，定義一主動區OD。一P－型雙擴散區250設置於該主動區OD中，一P－型濃摻雜汲極區255設置於該P－型雙擴散區250中。一對相鄰的一P－型和一N－型濃摻雜源極區265、270設置於該高壓N－型井區(HVNW)220A中，以及一閘極結構於該P－型濃摻雜源極區和該P－型濃摻雜汲極區之間。
如同先前LDNMOS結構的實施例所述，對於水平式LDPMOS結構200而言，位於半導體基底210與高壓N－型井區(HVNW)220A的介面處的額外的濃摻雜區215(包括N－型濃摻雜區或P－型濃摻雜區)，能有效地降低P＋ /PDDD/HVNW相對P－型基底於汲極區域下方的貫穿電壓(punch－through voltage)或崩潰電壓(breakdown voltage)。由汲極端貢獻的ESD能量也因而朝向P－型矽基底210區域分佈，而非朝向源極/體擴散區，因此能有效地避免閘極氧化層受到損傷。
第3圖係顯示根據本發明另一實施例的LDNMOS電晶體元件的剖面示意圖。於第3圖，一種具靜電放電防護能力的LDNMOS元件300，包括一半導體基底310，例如N－型矽基底，其上有一磊晶層320。該磊晶層320包括一高壓P－型井區320A，被一高壓N－型井區320B環繞。該高壓N－型井區320B的表面包括一N－型濃擴散區340。根據本發明之一實施例，一額外的濃摻雜區315設置於該半導體基底310與該磊晶層320(高壓P－型井區(HVPW)320A)的介面之間。該額外的濃摻雜區315可為一N－型濃摻雜區或一P－型濃摻雜區，其中該額外的濃摻雜區315的位置對應N－型雙擴散區350。
一圖案化的隔離區330a、330b設置於該磊晶層320上，定義一主動區OD。一N－型雙擴散區350設置於該主動區OD中，一N－型濃摻雜汲極區355設置於該N－型雙擴散區350中。一對相鄰的一N－型和一P－型濃摻雜源極區 365、370設置於該高壓P－型井區(HVPW)320A中，以及一閘極結構於該N－型濃摻雜源極區和該N－型濃摻雜汲極區之間。對於水平式LDNMOS結構300而言，位於半導體基底310與高壓P－型井區(HVPW)320A的介面處的額外的濃摻雜區315(包括N－型濃摻雜區或P－型濃摻雜區)，能有效地降低N＋ /NDDD/HVPW相對N－型基底於汲極區域下方的貫穿電壓(punch－through voltage)或崩潰電壓(breakdown voltage)。由汲極端貢獻的ESD能量也因而朝向N－型基底分佈，而非朝向源極/體擴散區，因此能有效地避免閘極氧化層受到損傷。
第4圖係顯示根據本發明另一實施例的LDPMOS電晶體元件的剖面示意圖。請參閱第4圖，一種具靜電放電防護能力的LDPMOS元件400，包括一半導體基底410，例如P－型矽基底，其上有一磊晶層420。該磊晶層420包括一高壓P－型井區420A，被一高壓N－型井區420B環繞。該高壓N－型井區420B的表面包括一N－型濃擴散區440。一埋N－型埋藏層(NBL)405設置於該半導體基底410與該高壓P－型井區420A之間。一額外的濃摻雜區415設置於該N－型埋藏區405與該高壓P－型井區(HVPW)420A的介面之間。根據本發明之一實施例，該額外的濃摻雜區415為一N－型濃摻雜區或一P－型濃摻雜區，其中該額外的濃摻雜區415的位置對應P－型雙擴散區450。
一圖案化的隔離區430a－430e設置於該磊晶層420上，定義一第一主動區OD1和一第二主動區OD2。一P－ 型雙擴散區(PDDD)450設置於該第一主動區OD1中。一P－型濃摻雜汲極區455設置於該P－型雙擴散區450中。一N－型體摻雜區460於該第二主動區OD2中，其中該P－型雙擴散區450和該N－型體摻雜區460相隔一特定距離，露出該半導體基底。一對相鄰的一P－型和一N－型濃摻雜源極區465和470設置於該N－型體摻雜區460中，以及一閘極結構於該P－型濃摻雜源極區和該P－型濃摻雜汲極區之間。
於第4圖中，水平式LDPMOS結構400利用相同的方法，位於N－型埋藏區(NBL)405與高壓P－型井區(HVPW)420A的介面處的額外的濃摻雜區415(包括N－型濃摻雜區或P－型濃摻雜區)，能有效地降低P＋ /PDDD/HVPW相對P－型基底於汲極區域下方的崩潰電壓(breakdown voltage)。更有甚者，其亦具有相同增加抗靜電放電防護能力的效果。
在一積體電路中，無論使用上述何種LDMOS結構，藉由在半導體基底和磊晶層間的介面處，然非限定於此，增加額外的濃摻雜區(包括N－型濃摻雜區或P－型濃摻雜區)，皆能有效地降低位於汲極區域下方的崩潰電壓或貫穿電壓，進而增加抗靜電放電防護能力的效果。
應注意的是，上述各實施例中LDNMOS電晶體結構及LDPMOS電晶體結構，僅為舉例說明本發明之增加靜電放電防護能力的效果，然非用以限定本發明。其他變化例，例如就第2圖的LDPMOS電晶體而言，該源極端係用於積體電路的輸出部分。因此，藉由形成既有的或施以額外的離子植入步驟，例如在相對汲極區域的下方處，植入P＋ 或 N＋ 於P－型半導體基底和HVNW之間的介面，以降低崩潰電壓或貫穿電壓。再者，崩潰電壓可藉由改變植入P＋ 或N＋ 的摻雜劑量而調整改變，使其大於等於該LDNMOS電晶體或LDPMOS電晶體本身的崩潰電壓。本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧LDNMOS電晶體元件
110‧‧‧半導體基底
115‧‧‧額外的濃摻雜區
120‧‧‧磊晶層
120A‧‧‧高壓N－型井區(HVNW)
120B‧‧‧高壓P－型井區(HVPW)
130a－130c‧‧‧圖案化的隔離區
140‧‧‧P－型濃擴散區
150‧‧‧N－型雙擴散區(NDDD)
155‧‧‧N－型濃摻雜汲極區
160‧‧‧P－型體摻雜區
165‧‧‧N－型濃摻雜源極區
170‧‧‧P－型濃擴散區
200‧‧‧LDPMOS電晶體元件
210‧‧‧半導體基底
215‧‧‧額外的濃摻雜區
220‧‧‧磊晶層
220A‧‧‧高壓N－型井區(HVNW)
220B‧‧‧高壓P－型井區(HVPW)
230a、230b‧‧‧圖案化的隔離區
240‧‧‧P－型濃擴散區
250‧‧‧P－型雙擴散區(PDDD)
255‧‧‧P－型濃摻雜汲極區
265‧‧‧P－型濃摻雜源極區
270‧‧‧N－型濃擴散區
300‧‧‧LDNMOS電晶體元件
310‧‧‧半導體基底
315‧‧‧額外的濃摻雜區
320‧‧‧磊晶層
320A‧‧‧高壓P－型井區(HVPW)
320B‧‧‧高壓N－型井區(HVNW)
330a、330b‧‧‧圖案化的隔離區
340‧‧‧N－型濃擴散區
350‧‧‧N－型雙擴散區(NDDD)
355‧‧‧N－型濃摻雜汲極區
365‧‧‧N－型濃摻雜源極區
370‧‧‧P－型濃擴散區
400‧‧‧LDPMOS電晶體元件
405‧‧‧N－型埋藏層(NBL)
410‧‧‧半導體基底
415‧‧‧額外的濃摻雜區
420‧‧‧磊晶層
420A‧‧‧高壓P－型井區(HVPW)
420B‧‧‧高壓N－型井區(HVNW)
430a－430e‧‧‧圖案化的隔離區
440‧‧‧N－型濃擴散區
450‧‧‧P－型雙擴散區(PDDD)
455‧‧‧P－型濃摻雜汲極區
460‧‧‧N－型體摻雜區
465‧‧‧P－型濃摻雜源極區
470‧‧‧N－型濃擴散區
OD、OD1、OD2‧‧‧主動區
第1圖係顯示根據本發明之一實施例的LDNMOS電晶體元件的剖面示意圖；第2圖係顯示根據本發明另一實施例的LDPMOS電晶體元件的剖面示意圖；第3圖係顯示根據本發明另一實施例的LDNMOS電晶體元件的剖面示意圖；以及第4圖係顯示根據本發明另一實施例的LDPMOS電晶體元件的剖面示意圖。
100‧‧‧LDNMOS電晶體元件
110‧‧‧半導體基底
115‧‧‧額外的濃摻雜區
120‧‧‧磊晶層
120A‧‧‧高壓N－型井區(HVNW)
120B‧‧‧高壓P－型井區(HVPW)
130a－130c‧‧‧圖案化的隔離區
140‧‧‧P－型濃擴散區
150‧‧‧N－型雙擴散區(NDDD)
155‧‧‧N－型濃摻雜汲極區
160‧‧‧P－型體摻雜區
165‧‧‧N－型濃摻雜源極區
170‧‧‧P－型濃擴散區
OD1、OD2‧‧‧主動區

Claims (21)

  1. 一種具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，包括：一半導體基底，其上有一磊晶層；一埋藏層設置於該半導體基底與該磊晶層之間；一圖案化的隔離區設置於該磊晶層上，定義一第一主動區及一第二主動區；一N-型雙擴散區設置於該第一主動區中；一N-型濃摻雜汲極區設置於該N-型雙擴散區中；一P-型體摻雜區於該第二主動區中，其中該N-型雙擴散區和該P-型體摻雜區相隔一特定距離，露出該半導體基底；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該P-型體摻雜區中；以及一閘極結構於該N-型濃摻雜源極區和該N-型濃摻雜汲極區之間；其中一額外的濃摻雜區設置於該半導體基底與該磊晶層的介面之間，其中該額外的濃摻雜區為一N-型濃摻雜區或一P-型濃摻雜區。
  2. 如申請專利範圍第1項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，其中該半導體基底為一P-型半導體基底，且該磊晶層包括一高壓N-型井區，被一高壓P-型井區環繞。
  3. 如申請專利範圍第2項所述之具靜電放電防護能力 的水平擴散金氧半導體電晶體(LDNMOS)元件，其中該高壓P-型井區的表面包括一P-型濃擴散區。
  4. 如申請專利範圍第1項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，其中該額外的濃摻雜區的位置對應該N-型雙擴散區。
  5. 如申請專利範圍第1項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，其中該額外的濃摻雜區與半導體基底或磊晶層介面的崩潰電壓大於等於該LDNMOS電晶體本身的崩潰電壓。
  6. 一種具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，包括：一半導體基底，其上有一磊晶層；一圖案化的隔離區設置於該磊晶層上，定義一主動區；一P-型雙擴散區設置於該主動區中；一P-型濃摻雜汲極區設置於該P-型雙擴散區中；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該磊晶層中；以及一閘極結構於該P-型濃摻雜源極區和該P-型濃摻雜汲極區之間；其中一額外的濃摻雜區設置於該半導體基底與該磊晶層的介面之間，其中該額外的濃摻雜區為一N-型濃摻雜區或一P-型濃摻雜區。
  7. 如申請專利範圍第6項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該半 導體基底為一P-型半導體基底，且該磊晶層包括一高壓N-型井區，被一高壓P-型井區環繞。
  8. 如申請專利範圍第7項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該高壓P-型井區的表面包括一P-型濃擴散區。
  9. 如申請專利範圍第6項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該額外的濃摻雜區的位置對應該P-型雙擴散區。
  10. 如申請專利範圍第6項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該額外的濃摻雜區與半導體基底或磊晶層介面的崩潰電壓大於等於該LDPMOS電晶體本身的崩潰電壓。
  11. 一種具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，包括：一半導體基底，其上有一磊晶層；一埋藏層設置於該半導體基底與該磊晶層之間；一圖案化的隔離區設置於該磊晶層上，定義一主動區；一N-型雙擴散區設置於該主動區中；一N-型濃摻雜汲極區設置於該N-型雙擴散區中；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該磊晶層中；以及一閘極結構於該N-型濃摻雜源極區和該N-型濃摻雜汲極區之間；其中一額外的濃摻雜區設置於該半導體基底與該磊晶 層的介面之間，其中該額外的濃摻雜區為一N-型濃摻雜區或一P-型濃摻雜區。
  12. 如申請專利範圍第11項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，其中該半導體基底為一N-型半導體基底，且該磊晶層包括一高壓P-型井區，被一高壓N-型井區環繞。
  13. 如申請專利範圍第12項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，其中該高壓N-型井區的表面包括一N-型濃擴散區。
  14. 如申請專利範圍第11項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，其中該額外的濃摻雜區的位置對應該N-型雙擴散區。
  15. 如申請專利範圍第11項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDNMOS)元件，其中該額外的濃摻雜區與半導體基底或磊晶層介面的崩潰電壓大於等於該LDNMOS電晶體本身的崩潰電壓。
  16. 一種具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，包括：一半導體基底，其上有一磊晶層；一埋藏層設置於該半導體基底與該磊晶層之間；一圖案化的隔離區設置於該磊晶層上，定義一第一主動區和一第二主動區；一P-型雙擴散區設置於該第一主動區中；一P-型濃摻雜汲極區設置於該P-型雙擴散區中； 一N-型體摻雜區於該第二主動區中，其中該P-型雙擴散區和該N-型體摻雜區相隔一特定距離，露出該半導體基底；一對相鄰的一P-型和一N-型濃摻雜源極區設置於該N-型體摻雜區中；以及一閘極結構於該P-型濃摻雜源極區和該P-型濃摻雜汲極區之間；其中一額外的濃摻雜區設置於該半導體基底與該磊晶層的介面之間，其中該額外的濃摻雜區為一N-型濃摻雜區或一P-型濃摻雜區。
  17. 如申請專利範圍第16項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該半導體基底為一P-型半導體基底，且該磊晶層包括一高壓P-型井區，被一高壓N-型井區環繞。
  18. 如申請專利範圍第17項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該高壓N-型井區的表面包括一N-型濃擴散區。
  19. 如申請專利範圍第16項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該埋藏層為一N-型埋藏層。
  20. 如申請專利範圍第16項所述之具靜電放電防護能力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該額外的濃摻雜區的位置對應該P-型雙擴散區。
  21. 如申請專利範圍第16項所述之具靜電放電防護能 力的水平擴散金氧半導體電晶體(LDPMOS)元件，其中該額外的濃摻雜區與埋藏層或磊晶層介面的崩潰電壓大於等於該LDPMOS電晶體本身的崩潰電壓。
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