TWI469349B - 高壓元件及其製造方法 - Google Patents

Description

高壓元件及其製造方法

本發明係有關一種高壓元件及其製造方法，特別是指一種增強崩潰防護電壓之高壓元件及其製造方法。

第1圖顯示先前技術之橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件剖視圖。如第1圖所示，P型基板11中具有複數絕緣區12，以定義元件區100，絕緣區12例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構；P型基板11還包含N型埋層14。LDMOS元件形成於元件區100中，除N型埋層14外，還包含閘極13、汲極15、源極16、P型井區17、以及N型井區18。其中，N型埋層14、汲極15、源極16、以及N型井區18係由微影技術或以部分或全部之閘極13、絕緣區12為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而P型井區17則是由微影技術，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，汲極15與源極16分別位於閘極13兩側下方。而且LDMOS元件中，閘極13有一部分位於場氧化區22上。

第2圖顯示先前技術之雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件剖視圖。與前述LDMOS元件不同的是，DDDMOS元件之閘極13a並非有一部分位於場氧化區22上，而是完全位於P型基板11表面上。

LDMOS與DDDMOS元件為高壓元件，亦即其係設計供應用於較高的操作電壓，但當高壓元件需要與一般較低操作電壓之元件整合於同一基板上時，為配合較低操作電壓之元件製程，需要以相同的離子植入參數來製作高壓元件和低壓元件，使得高壓元件的離子植入參數受到限制，因而降低了高壓元件崩潰防護電壓，限制了元件的應用範圍。若不犧牲高壓元件崩潰防護電壓，則必須增加製程步驟，另行以不同離子植入參數的步驟來製作高壓元件，但如此一來將提高製造成本，才能達到所欲的崩潰防護電壓。

有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓元件及其製造方法，在不增加製程步驟的情況下，提高元件操作之崩潰防護電壓，增加元件的應用範圍，並可整合於低壓元件之製程。

本發明目的在提供一種高壓元件及其製造方法。

為達上述之目的，本發明提供了一種高壓元件，形成於一第一導電型基板中，該第一導電型基板具有一基板上表面，該高壓元件包含：一第二導電型埋層，形成於該第一導電型基板中；一第一導電型井區，形成於該基板上表面下方，且由剖視圖視之，該第一導電型井區介於該基板上表面與該第二導電型埋層之間；以及一第二導電型井區，形成於該基板上表面下方，且該第二導電型井區與該第一導電型井區在水平方向上位於不同位置並相鄰接，其中，該第二導電型井區包括一井區下表面，且該井區下表面具有第一部分與第二部分，該第一部分位於該第二導電型埋層上方，並與該第二導電型埋層電性耦接，且該第二部分不在該第二導電型埋層上方，並與該第一導電型基板形成PN接面。

就另一觀點，本發明也提供了一種高壓元件製造方法，包含：提供一第一導電型基板，其具有一基板上表面；形成一第二導電型埋層於該第一導電型基板中；形成一第一導電型井區於該基板上表面下方，且由剖視圖視之，該第一導電型井區介於該基板上表面與該第二導電型埋層之間；以及形成一第二導電型井區於該基板上表面下方，且該第二導電型井區與該第一導電型井區在水平方向上位於不同位置並相鄰接，其中，該第二導電型井區包括一井區下表面，且該井區下表面具有第一部分與第二部分，該第一部分位於該第二導電型埋層上方，並與該第二導電型埋層電性耦接，且該第二部分不在該第二導電型埋層上方，並與該第一導電型基板形成PN接面。

其中一種較佳的實施例中，該第二導電型井區宜於該高壓元件操作於一不導通狀態時，大致空乏。

另一種較佳實施例中，該高壓元件宜更包含一第二導電型漂移區，位於該第二導電型井區中，且在水平方向上定義於該第一導電型井區與一汲極之間，其中當該高壓元件操作於一不導通狀態時，該第二導電型漂移區完全空乏。

又一種較佳實施例中，該高壓元件係一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件或雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件。

再又一種較佳實施例中，該第一導電型基板宜包括一第一導電型裸基板、一第一導電型埋層、或一第一導電型磊晶層；其中該第一導電型埋層由離子植入製程步驟植入第一導電型雜質所形成，且該第一導電型磊晶層由磊晶技術所形成。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。

請參閱第3圖，顯示本發明的第一個實施例，本實施例顯示本發明應用於LDMOS元件之剖視示意圖。於基板11中，形成絕緣區12以定義元件區100，其中基板11例如為P型但不限於為P型(在其他實施型態中亦可以為N型)；絕緣區12例如為STI結構或如圖所示之區域氧化LOCOS結構，並且，基板11中，包含導電型與基板11不相同之N型(在其他實施型態中亦可以為P型)埋層14。此外，如第3圖所示，於基板11中，形成P型(在其他實施型態中亦可以為N型)井區17與N型(在其他實施型態中亦可以為P型)井區18。其中，P型井區17介於基板11上表面與N型埋層14之間；N型井區18形成於基板11上表面下方，且N型井區與P型井區在水平方向上位於不同位置並相鄰接。於基板11表面，元件區100中，以氧化技術於該基板11表面上形成場氧化區22，其例如為STI結構或區域氧化LOCOS結構；並且，場氧化區22可利用但不限於與絕緣區12相同製程步驟形成。接著於元件區100中，形成閘極13、汲極15、與源極16；其中，汲極15與源極16例如為N型但不限於為N型(在其他實施型態中亦可以為P型)，分別位於元件區100中之閘極13兩側，且由上視圖(未示出)視之，汲極15與源極16由閘極13與場氧化區22隔開。

與先前技術不同的是，在本實施例中，N型井區18之下表面具有第一部分18a與第二部分18b，由橢圓形虛線所示意，其中第一部分18a位於N型埋層14上方，並與N型埋層電性耦接，且第二部分18b不在N型埋層14上方，並與P型基板11形成PN接面。

此種安排方式的優點包括：在元件規格上，可提高高壓元件的崩潰防護電壓，其原因將詳述於後；在製程上，可以但不限於利用形成N型埋層14之製程與光罩，於離子植入製程步驟時，將第二部分18b下方以光阻或其他遮罩遮住，阻擋加速離子植入第二部分18b下方，而不需要另外新增光罩或製程步驟，故可降低製造成本。

第4圖顯示本發明的第二個實施例。與第一個實施例不同的是，本實施例係應用本發明於DDDMOS元件而非LDMOS元件。DDDMOS元件之閘極13a並非有一部分位於場氧化區22上，而是完全位於P型基板11表面上。

第5A圖與第5B圖顯示先前技術與本發明第一個實施例中LDMOS元件不導通(OFF)狀態時之電場模擬圖的比較。並進而說明如何利用本發明增強高壓元件之崩潰防護電壓。請參閱電場模擬圖第5A圖，顯示先前技術之LDMOS元件不導通狀態時之電場模擬圖。以N型LDMOS元件為例，操作於不導通狀態時，閘極13電壓例如為零電位，而P型井區17與N型埋層14間、P型井區17與N型井區18間、以及N型井區18與P型基板11間之PN接面皆為逆向偏壓，因而存在寬度不同之空乏區，如第5A圖中之電場線所示意，而無電場線分佈的區域，則代表其為零電位。

請繼續參閱第5B圖，顯示本發明第一個實施例中LDMOS元件不導通(OFF)狀態時之電場模擬圖。與第5A圖所示之先前技術不同的是，由於N型井區18下表面具有第一部分18a與N型埋層14耦接，以及第二部分18b與P型基板11耦接，此第二部分18b與P型基板11間，於LDMOS元件不導通時，形成逆向偏壓狀態的PN接面。由圖中電場線的分布狀況可以推知，N型井區18大致上因三個PN接面(P型井區17與N型井區18間、以及N型井區18的側表面和下表面中的第二部分18b與P型基板11間)的逆向偏壓狀態而完全空乏。

比較第5A與第5B圖，可以看出利用本發明的第5B圖相較於先前技術第5A圖，於高壓元件不導通時，其N型井區18大致上完全空乏。因此，其可承受的操作電壓較高，也就是其崩潰防護電壓較高。這舉例說明了本發明可提高高壓元件的崩潰防護電壓的優點。其中，第5B圖中，矩形需線標示出N型漂移區18c，其位於N型井區18中，可以但不限於由形成N型井區18相同的製程步驟完成，且在水平方向上定義於P井區17與汲極15之間，其中當高壓元件操作於不導通狀態時，N型漂移區18c完全空乏，以加強高壓元件之崩潰防護電壓。需說明的是，N型漂移區18c為高壓元件於導通(ON)狀態時電流所經過的區域，且緊接汲極15所耦接之高電壓之操作電壓，因此，是最容易發生崩潰的區域。

第6A-6D圖舉例說明利用本發明之高壓元件的製造方法。如第6A圖所示，首先提供例如但不限於P型基板11(在其他實施型態中亦可以為N型)，其具有基板上表面；接著於P型基板11中，如圖所示利用光阻14a或其他遮罩遮住，阻擋如虛線箭頭所示意之N型雜質加速離子植入P型基板11中，以形成N型埋層14。

接下來，如第6B圖所示，分別利用光阻或其他遮罩定義P型井區17與N型井區18，並分別以P型與N型雜質之加速離子，形成P型井區17與N型井區18。其中，由剖視圖第6B圖視之，P型井區17介於基板11上表面與N型埋層14之間，且N型井區18於基板11上表面下方，且N型井區18與P型井區17在水平方向上位於不同位置並相鄰接。

再接下來，如第6C圖所示，於基板11中，形成絕緣區12以定義元件區100，並例如但不限於利用同樣的製程步驟，形成場氧化區22。其中，N井區18包括井區下表面，且該井區下表面具有第一部分18a與第二部分18b，第一部分18a位於N型埋層14上方，並與N型埋層14電性耦接，且第二部分18b不在N型埋層14上方，並與P型基板11形成PN接面。

最後請參閱第6D圖，於元件區100中，形成閘極13、汲極15、與源極16；其中，汲極15與源極16例如為N型但不限於為N型(在其他實施型態中亦可以為P型)，分別位於元件區100中之閘極13兩側，且由上視圖(未示出)視之，汲極15與源極16由閘極13與場氧化區22隔開。

需說明的是，P型基板11例如可為P型裸基板，也就是直接利用P型晶圓作為P型基板11；P型基板11亦可以為P型埋層，例如但不限於以離子植入技術來形成；或是，P型基板11亦可以為P型磊晶層，由磊晶技術所形成。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，所示之電場模擬圖為其中一種實施例之模擬結果，亦可以不需將N型井區完全空乏而僅有部分空乏，只要相較於先前技術，具有增強之崩潰防護電壓即可。本發明的範圍應涵蓋上述及其他所有等效變化。

11．．．基板

12．．．絕緣區

13,13a．．．閘極

14．．．N型埋層

14a．．．光阻

15．．．汲極

16．．．源極

17．．．P型井區

18．．．N型井區

18a．．．第一部分

18b．．．第二部分

18c．．．漂移區

22．．．場氧化區

100．．．元件區

第1圖顯示先前技術之LDMOS元件剖視圖。

第2圖顯示先前技術之DDDMOS元件剖視圖。

第3圖顯示本發明的第一個實施例。

第4圖顯示本發明的第二個實施例。

第5A圖與第5B圖顯示先前技術與本發明第一個實施例中LDMOS元件不導通(OFF)狀態時之電場模擬圖的比較。

第6A-6D圖舉例說明利用本發明之高壓元件的製造方法。

11．．．基板

12．．．絕緣區

13．．．閘極

14．．．N型埋層

15．．．汲極

16．．．源極

17．．．P型井區

18．．．N型井區

18a．．．第一部分

18b．．．第二部分

22．．．場氧化區

100．．．元件區

Claims (5)

1. 一種高壓元件，形成於一第一導電型基板中，該第一導電型基板具有一基板上表面，該高壓元件包含：一第二導電型埋層，形成於該第一導電型基板中；一第一導電型井區，形成於該基板上表面下方，且由剖視圖視之，該第一導電型井區介於該基板上表面與該第二導電型埋層之間；以及一第二導電型井區，形成於該基板上表面下方，該第二導電型井區具有一第一側延伸至該高壓元件中之一閘極下方，以及一第二側延伸超過該高壓元件中之一汲極下方，且該第二導電型井區與該第一導電型井區在水平方向上位於不同位置並相鄰接，其中，該第二導電型井區包括一井區下表面，且該井區下表面具有第一部分與第二部分，該第一部分位於該第二導電型埋層上方，並與該第二導電型埋層電性耦接，且該第二部分不在該第二導電型埋層上方，並與該第一導電型基板形成PN接面；其中該第二導電型井區包括一區域，位於該汲極下方，當該高壓元件操作於一不導通狀況下，該區域大致上空乏。
2. 如申請專利範圍第1項所述之高壓元件，其中當該第二導電型井區空乏，於該第二部分上之一空乏區向下延伸超過該第二導電型埋層之一上表面。
3. 如申請專利範圍第1項所述之高壓元件，更包含一第二導電型漂移區，位於該第二導電型井區中，且在水平方向上定義於該第一導電型井區與一汲極之間，其中當該高壓元件操作於一不導通狀態時，該第二導電型漂移區完全空乏。
4. 如申請專利範圍第1項所述之高壓元件，其中該高壓元件 係一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件或雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件。
5. 如申請專利範圍第1項所述之高壓元件，其中該第一導電型基板包括一第一導電型裸基板、一第一導電型埋層、或一第一導電型磊晶層；其中該第一導電型埋層由離子植入製程步驟植入第一導電型雜質所形成，且該第一導電型磊晶層由磊晶技術所形成。