TWI451574B - 高壓元件及其製造方法 - Google Patents

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TWI451574B TW100136311A TW100136311A TWI451574B TW I451574 B TWI451574 B TW I451574B TW 100136311 A TW100136311 A TW 100136311A TW 100136311 A TW100136311 A TW 100136311A TW I451574 B TWI451574 B TW I451574B
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Tsung Yi Huang
Chien Wei Chiu
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高壓元件及其製造方法
本發明係有關一種高壓元件及其製造方法，特別是指一種增強崩潰防護電壓之高壓元件及其製造方法。
第1A圖顯示先前技術之N型雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件剖視圖。如第1A圖所示，N型DDDMOS元件形成於P型基板11中，包含閘極13、N型汲極15、N型源極16、以及N型漂移區18。其中，N型汲極15、源極16、以及漂移區18係由微影技術或以部分或全部之閘極13為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成。其中，汲極15與源極16分別位於閘極13兩側下方。
第1B圖顯示先前技術之N型DDDMOS元件空乏區輪廓線圖。其中，N型DDDMOS元件之N型汲極15施以正偏壓時，N型汲極15與P型基板11間形成空乏區，圖中空乏區輪廓線19a代表空乏區的邊界。請接著參考第1C與第1D圖，分別顯示N型DDDMOS元件導通與不導通時，等電壓輪廓線之模擬圖。其中，等電壓輪廓線之密度越高，代表電場越強，並可推知當等電壓輪廓線之密度越高，其崩潰防護電壓越低。
DDDMOS元件為高壓元件，亦即其係設計供應用於較高的操作電壓，但當高壓元件需要與一般較低操作電壓之元件整合於同一基板上時，為配合較低操作電壓之元件製程，需要以相同的離子植入參數來製作高壓元件和低壓元件，使得高壓元件的離子植入參數受到限制，因而降低了高壓元件崩潰防護電壓，限制了元件的應用範圍。若不犧牲高壓元件崩潰防護電壓，則必須增加製程步驟，或是增加元件的面積來製作高壓元件，但如此一來將提高製造成本，才能達到所欲的崩潰防護電壓。
有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓元件及其製造方法，在不增加元件面積與過多製程步驟的情況下，提高元件操作之崩潰防護電壓，增加元件的應用範圍，並可整合於低壓元件之製程。
本發明目的在提供一種高壓元件及其製造方法。
為達上述之目的，本發明提供了一種高壓元件，形成於一基板中，該基板具有一基板上表面，該高壓元件包含一閘極，形成於該基板上表面上；源極與汲極，分別位於該閘極兩側基板上表面下方，且由剖視圖視之，該汲極與該源極由該閘極隔開；與汲極相同導電型態的漂移區，其至少位於基板上表面下方該汲極與該閘極之間；以及與汲極相同導電型態的緩和區，形成於該漂移區下方，且由剖視圖視之，該緩和區與該漂移區之靠近源極側之邊緣間具有一預設深度間距，該預設深度間距小於五倍該漂移區深度。
就另一觀點，本發明也提供了一種高壓元件製造方法，包含：提供一基板，其具有一基板上表面；在該基板上表面下方形成一漂移區，並在漂移區的下方形成一緩和區；形成一閘極於該基板上表面上；以及形成源極與汲極於該閘極兩側基板上表面下方，且由剖視圖視之，該汲極與該源極由該閘極隔開，其中，該汲極與該閘極之間，由該漂移區隔開；其中該漂移區、緩和區、源極與汲極具有相同導電型態，且由剖視圖視之，該緩和區與該漂移區之靠近源極側之邊緣間具有一預設深度間距，該預設深度間距小於五倍該漂移區深度。
其中一種較佳的實施例中，該緩和區由上視圖視之，宜與該源極不相互重疊。
在一種較佳實施例中，該高壓元件係一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件。
又一種較佳實施例中，該第一導電型基板宜更包括一磊晶層，且該緩和區形成於該磊晶層下方。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第2A與2B圖，顯示本發明的第一個實施例，第2A圖顯示本發明應用於N型DDDMOS元件之剖視示意圖。如圖所示，於P型基板11上表面下方，形成N型緩和區17。於基板11中，形成N型漂移區18。接著於基板11上表面上，形成閘極13；而N型汲極15與N型源極16係由微影技術或以閘極13為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成。由剖視圖視之，汲極15與源極16分別位於閘極13兩側，且由閘極13隔開；另外，汲極15與閘極13之間，由N型漂移區18隔開。N型緩和區17位於N型漂移區18下方，且由剖視圖視之，N型緩和區17與N型漂移區18於靠近源極16側之邊緣間具有預設深度間距d ，其中，預設深度間距d 小於五倍N型漂移區18的深度。須說明的是，以N型DDDMOS元件來說明本發明概念，係為一個實施例；本發明之應用不限於此，亦可應用於其他N型高壓元件或P型高壓元件。若應用於P型高壓元件，各區域的雜質導電型須相反，也就是說，P型區域應改為N型區域，而N型區域應改為P型區域。
第2B圖顯示本實施例之N型DDDMOS元件空乏區輪廓線圖。其中，N型汲極15施以正偏壓，且N型汲極15與P型基板11間形成空乏區，圖中空乏區輪廓線19b代表空乏區的邊界。與第1B圖所顯示之先前技術N型DDDMOS元件空乏區輪廓線圖相較，可以看出在本實施例中，由於加入N型緩和區17，空乏區輪廓線19a被「撐開」成為空乏區輪廓線19b，如此一來，空乏區的輪廓比較緩和，範圍也較大，表示元件操作時，在施以相同電壓下，應用本發明之電場較小，可承受之操作電壓較大，也就是說崩潰防護電壓較大。
預設深度間距d 為本發明重點，由剖視圖第2A圖視之，在漂移區18靠源極16側，與緩和區17間，具有預設深度間距d 的P型區域，且深度間距d 小於五倍N型漂移區18的深度，較佳的實施方式為一至五倍的漂移區18深度，以有別於其他目的之N型區域。此種安排方式的優點包括：在元件規格上，可提高高壓元件的崩潰防護電壓；在製程上，N型緩和區17例如可以但不限於利用形成N型漂移區18之光罩，於離子植入製程步驟時，以較高的加速電壓，將N型雜質以加速離子形式，植入N型漂移區18下方，形成N型緩和區17，而不需要另外新增光罩，故可以較低的製造成本，增加崩潰防護電壓。
第3A與3B圖顯示本發明的第二個實施例。與第一個實施例不同的是，本實施例之緩和區17更包含子區域17a。本實施例的用意在說明，除了在漂移區18靠源極16側，與緩和區17間，具有預設深度間距d 的限制之外，緩和區17的範圍與形狀並無限制，子區域17a甚至可與漂移區18連接，並不影響本發明所欲達成的功效，這可從第3B圖的空乏區輪廓線圖即可看出，相較於先前技術中的空乏區輪廓線19a，空乏區輪廓線19c仍然可以增加元件之崩潰防護電壓。
第4A與4B圖分別顯示本發明第一個實施例與第二個實施例中，當元件導通(ON)狀態時之等電壓輪廓線模擬圖的比較，並進而說明如何利用本發明增強高壓元件之導通崩潰防護電壓。請同時參閱先前技術等電壓輪廓線模擬圖第1C圖，可以看出本發明之第一個實施例與第二個實施例，相較於先前技術，其等電壓輪廓線密度較小，代表在相同操作情形下，也就是元件導通時，本發明實施例的電場較小，因此可以承受更高的電壓，換言之，崩潰防護電壓較大。請參閱第4C圖，顯示三個不同元件(先前技術、本發明第一個與第二個實施例)的導通崩潰防護電壓比較圖，其中，垂直虛線代表各元件的導通崩潰防護電壓。根據本圖所示，明顯看出利用本發明可以增加元件之導通崩潰防護電壓。
請繼續參閱第5A與5B圖分別顯示本發明第一個實施例與第二個實施例中，當元件不導通(OFF)狀態時之等電壓輪廓線模擬圖的比較，並進而說明如何利用本發明增強高壓元件之不導通崩潰防護電壓。請同時參閱先前技術等電壓輪廓線模擬圖第1D圖，可以看出本發明之第一個實施例與第二個實施例，相較於先前技術，其等電壓輪廓線密度較小，代表在相同操作情形下，也就是元件不導通時，本發明實施例的電場較小，因此可以承受更高的電壓，換言之，崩潰防護電壓較大。請參閱第5C圖，顯示三個不同元件(先前技術、本發明第一個與第二個實施例)的不導通崩潰防護電壓比較圖，其中，垂直虛線代表各元件的導通崩潰防護電壓。根據本圖所示，明顯看出利用本發明可以增加元件之不導通崩潰防護電壓。
第6A-6C圖與第7A-7B圖分別舉例說明利用本發明之高壓元件的製造方法。如第6A圖所示，首先提供例如但不限於P型基板11，其具有基板上表面；接著於P型基板11中，如圖所示利用光阻18a或其他遮罩遮住，其例如但不限於利用與漂移區18利用相同光罩，阻擋如虛線箭頭所示意之N型雜質加速離子植入P型基板11中，以形成N型緩和區17。
接下來，如第6B圖所示，例如利用與第6A圖相同的光阻18a或其他遮罩定義漂移區18，並以N型雜質之加速離子，形成N型漂移區18。其中，相較於漂移區18，緩和區17係利用加速電壓較高的離子植入定義的區域所形成。另外，其植入的順序並沒有限制，也就是說，緩和區17與漂移區18之順序可以互換。
再接下來，如第6C圖所示，於基板11中，製作形成閘極13、汲極15與源極16。需說明的是，在漂移區18靠源極16側，與緩和區17間，具有預設深度間距d ，但緩和區17在靠源極16側的邊緣，由上視圖視之(未示出)，較佳地與源極16不相互重疊。
請參閱第7A-7B圖，顯示利用本發明之高壓元件的製造方法的另一個實施例。與第6A-6C圖顯示之實施例不同的是，本實施例之緩和區17更包含子區域17a。形成子區域17a的方法，如第7B圖所示，例如但不限於利用與汲極15相同光罩，阻擋如虛線箭頭所示意之N型雜質加速離子植入P型基板11中，以形成N型子區域17a。與前述緩和區17形成的方法相似，相較於汲極15，子區域17a係利用加速電壓較高的離子植入定義的區域所形成。
需說明的是，P型基板11例如可為P型裸基板，也就是直接利用P型晶圓作為P型基板11；P型基板11亦可以為P型磊晶層，由磊晶技術所形成，且N型緩和區17形成於P型磊晶層下方，例如但不限於在磊晶層形成之前，先形成緩和區17。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，所示之緩和區17與子區域17a分別利用與漂移區18及汲極15相同光罩形成，係為其中一種實施例，亦可以利用其他適合之光罩或專用之光罩，只要可形成緩和區17與子區域17a即可；又再如，與第一個實施例的說明相似，其他實施例，亦可以應用於其他高壓P型或N型元件，當應用於P型元件時，只要將相關的P型與N型雜質互換即可。本發明的範圍應涵蓋上述及其他所有等效變化。
11‧‧‧基板
13‧‧‧閘極
15‧‧‧汲極
15a‧‧‧光阻
16‧‧‧源極
17‧‧‧緩和區
17a‧‧‧子區域
18‧‧‧漂移區
18a‧‧‧光阻
19a,19b,19c‧‧‧空乏區輪廓線
d ‧‧‧深度間距
第1A圖顯示先前技術之N型DDDMOS元件剖視圖。
第1B圖顯示先前技術之N型DDDMOS元件空乏區輪廓線圖。
第1C與第1D圖分別顯示N型DDDMOS元件導通與不導通時，等電壓輪廓線之模擬圖。
第2A與2B圖顯示本發明的第一個實施例。
第3A與3B圖顯示本發明的第二個實施例。
第4A與4B圖分別顯示本發明第一個實施例與第二個實施例中，當元件導通(ON)狀態時之等電壓輪廓線模擬圖的比較。
第4C圖顯示不同元件的導通崩潰防護電壓比較圖。
第5A與5B圖分別顯示本發明第一個實施例與第二個實施例中，當元件不導通(OFF)狀態時之等電壓輪廓線模擬圖的比較。
第5C圖顯示不同元件的不導通崩潰防護電壓比較圖。
第6A-6C圖與第7A-7B圖分別舉例說明利用本發明之高壓元件的製造方法。
11．．．基板
13．．．閘極
15．．．汲極
16．．．源極
17．．．緩和區
18．．．漂移區
d ．．．深度間距

Claims (7)

  1. 一種高壓元件，形成於一基板中，該基板具有一基板上表面，該高壓元件包含：一閘極，形成於該基板上表面上；源極與汲極，分別位於該閘極兩側基板上表面下方，且由剖視圖視之，該汲極與該源極由該閘極隔開；與汲極相同導電型態的漂移區，其至少位於基板上表面下方該汲極與該閘極之間；以及與汲極相同導電型態的緩和區，形成於該漂移區下方，且由剖視圖視之，該緩和區與該漂移區之靠近源極側之邊緣間具有一預設深度間距，該預設深度間距小於五倍該漂移區深度；其中該緩和區由上視圖視之，與該源極不相互重疊。
  2. 如申請專利範圍第1項所述之高壓元件，其中該高壓元件係一N型雙擴散汲極金屬氧化物半導體(N-type double diffused drain metal oxide semiconductor,NDDMOS)元件。
  3. 如申請專利範圍第1項所述之高壓元件，其中該基板更包括一磊晶層，且該緩和區形成於該磊晶層下方。
  4. 一種高壓元件製造方法，包含：提供一基板，其具有一基板上表面；在該基板上表面下方形成一漂移區，並在漂移區的下方形成一緩和區；形成一閘極於該基板上表面上；以及形成源極與汲極於該閘極兩側基板上表面下方，且由剖視圖視之，該汲極與該源極由該閘極隔開，其中，該汲極與該閘極之間，由該漂移區隔開； 其中該漂移區、緩和區、源極與汲極具有相同導電型態，且由剖視圖視之，該緩和區與該漂移區之靠近源極側之邊緣間具有一預設深度間距，該預設深度間距小於五倍該漂移區深度。
  5. 如申請專利範圍第4項所述之高壓元件製造方法，其中該緩和區由上視圖視之，與該源極不相互重疊。
  6. 如申請專利範圍第4項所述之高壓元件製造方法，其中該高壓元件係一N型雙擴散汲極金屬氧化物半導體(N-type double diffused drain metal oxide semiconductor,NDDMOS)元件。
  7. 如申請專利範圍第4項所述之高壓元件製造方法，其中該基板更包括一磊晶層，且該緩和區形成於該磊晶層下方。
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