TWI614812B - 高壓金屬氧化物半導體元件及其製造方法 - Google Patents

高壓金屬氧化物半導體元件及其製造方法 Download PDF

Info

Publication number
TWI614812B
TWI614812B TW106118055A TW106118055A TWI614812B TW I614812 B TWI614812 B TW I614812B TW 106118055 A TW106118055 A TW 106118055A TW 106118055 A TW106118055 A TW 106118055A TW I614812 B TWI614812 B TW I614812B
Authority
TW
Taiwan
Prior art keywords
region
drift
regions
conductive type
type body
Prior art date
Application number
TW106118055A
Other languages
English (en)
Other versions
TW201903905A (zh
Inventor
黃宗義
Tsung-Yi Huang
陳巨峰
Chu-feng CHEN
Original Assignee
立錡科技股份有限公司
Richtek Technology Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 立錡科技股份有限公司, Richtek Technology Corporation filed Critical 立錡科技股份有限公司
Priority to TW106118055A priority Critical patent/TWI614812B/zh
Priority to US15/662,277 priority patent/US10177220B2/en
Application granted granted Critical
Publication of TWI614812B publication Critical patent/TWI614812B/zh
Priority to US16/203,669 priority patent/US10622440B2/en
Publication of TW201903905A publication Critical patent/TW201903905A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種高壓MOS元件，包含: 具有第一導電型之第一漂移區、第二導電型本體區、具有第二導電型之複數第二漂移區、閘極、第一導電型源極區域、第一導電型汲極、以及第二導電型本體連接區。其中各第二漂移區於橫向上鄰接於第二導電型本體區，其中複數第二漂移區沿著寬度方向排列，且大致平行，且各鄰近之兩第二漂移區之間於寬度方向不相鄰接，且各第二漂移區與第一導電型汲極由第一漂移區隔開。

Description

高壓金屬氧化物半導體元件及其製造方法
本發明係有關一種高壓金屬氧化物(Metal Oxide Semiconductor, MOS)半導體元件，特別是指一種可縮短布局單位間距之高壓金屬氧化物半導體元件。本發明也有關於高壓金屬氧化物半導體元件之製造方法。
第1A與1B圖分別顯示一種先前技術之高壓金屬氧化物半導體元件(N型高壓MOS元件1)之上視圖與對應之剖面圖。如第1A與1B圖所示，高壓MOS元件1形成於半導體基板11，其中該半導體基板11於縱向上，具有相對之上表面11’與下表面11”。 高壓MOS元件1包含：N型漂移區12、P型本體區16、閘極13、N型源極14、N型汲極17、以及P型本體連接區18。其中N型源極14形成於P型本體區16中，且於P型本體區16中，具有本體連接區18，用以偏壓P型本體區16。
第1A與1B圖中所示之先前技術，其缺點在於，當如第1A與1B圖中之N型高壓金屬氧化物半導體元件1用於一開關陣列時(例如以第1A圖中之單位間距D進行鏡像複製而成為開關陣列，亦即，與另一高壓MOS元件共用N型源極14以及P型本體連接區18)，其單位間距D相對較大，因此N型高壓MOS元件1之單位面積之電阻相對較大，因而會增加成本或是降低效率。
本發明相較於第1A與1B圖之先前技術，可具有較小之單位間距，或可提高操作電壓，因此其單位面積之電阻較小，或者在相同之單位面積之下，可操作於較高之操作電壓，因而可降低成本或是增加效率，或擴大其應用範圍。
就其中一個觀點言，本發明提供了一種高壓金屬氧化物半導體 (Metal Oxide Semiconductor, MOS)元件，形成於一半導體基板，其中該半導體基板於一縱向上，具有相對之一上表面與一下表面，該高壓MOS元件包含：一第一漂移區，具有第一導電型，形成於該半導體基板中，且於該縱向上，位於該上表面下方並連接於該上表面；一第二導電型本體區，形成於該第一漂移區中，且於該縱向上，位於該上表面下方並連接於該上表面；複數第二漂移區，具有第二導電型，形成於該第一漂移區中，且於該縱向上，位於該上表面下方；一閘極，形成於該上表面上，且於該縱向上，部分該閘極堆疊並接觸於部分該第二導電型本體區之正上方，且另一部分該閘極堆疊於部分各該第二漂移區之正上方；一或複數第一導電型源極區域，形成於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極；第一導電型汲極，形成於該第一漂移區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一漂移區隔開，且與該第二導電型本體區由該第一漂移區隔開；以及一或複數第二導電型本體連接區，形成於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面；其中各該第二漂移區於該橫向上鄰接於該第二導電型本體區，其中該複數第二漂移區沿著一寬度方向排列，且大致平行，且各鄰近之兩該第二漂移區之間於該寬度方向不相鄰接，且各該第二漂移區與該第一導電型汲極由該第一漂移區隔開，且各該第二漂移區與該第一導電型源極由該第二導電型本體區隔開。
在一較佳實施例中，該複數第一導電型源極區域於該寬度方向大致平行排列，且各鄰近之兩該第一導電型源極區域之間於該寬度方向由第二導電型本體連接區隔開，且該複數第二導電型本體連接區於該寬度方向大致平行排列，且各鄰近之兩該第二導電型本體連接區之間於該寬度方向由第一導電型源極區域隔開，且部分之各該第二導電型本體連接區位於該閘極正下方。
在一較佳實施例中，該複數第二漂移區鄰接於該第二導電型本體連接區。
在一較佳實施例中，該複數第二漂移區與該複數第二導電型本體連接區具有對應之數量，其中各該第二漂移區鄰接於對應之各該第二導電型本體連接區，且於該寬度方向各該第二漂移區不超出各該第二導電型本體連接區。
在一較佳實施例中，於該橫向上，該第二導電型本體連接區鄰接於該第一導電型源極區域，且不與該閘極接觸。
在一較佳實施例中，該複數第二漂移區接觸於該上表面。
在一較佳實施例中， 該高壓MOS元件更包含一第二導電型深井區，形成於該半導體基板中，且接觸於該第二導電型本體區，且於該縱向上，位於部分該第一漂移區下方，且部分該第二導電型深井區位於該複數第二漂移區正下方。
在一較佳實施例中， 該高壓MOS元件更包含一第三漂移區，具有第一導電型，形成於該第一漂移區中，且於該縱向上，位於該上表面下方並連接於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一漂移區隔開，其中該第一導電型汲極於該橫向上與該第一漂移區由該第三漂移區隔開。
就另一個觀點言，本發明也提供了一種高壓金屬氧化物半導體 (Metal Oxide Semiconductor, MOS)元件製造方法，包含：提供一半導體基板，於一縱向上，具有相對之一上表面與一下表面；形成一第一漂移區於該半導體基板中，具有第一導電型，且於該縱向上，位於該上表面下方並連接於該上表面；形成複數第二漂移區於該第一漂移區中，具有第二導電型，且於該縱向上，位於該上表面下方；形成一閘極於該上表面上；形成一第二導電型本體區於該第一漂移區中，且於該縱向上，位於該上表面下方並連接於該上表面，其中部分該閘極堆疊並接觸於部分該第二導電型本體區之正上方，且另一部分該閘極堆疊於部分各該第二漂移區之正上方； 形成一或複數第一導電型源極區域於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極；形成第一導電型汲極於該第一漂移區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一漂移區隔開，且與該第二導電型本體區由該第一漂移區隔開；以及形成一或複數第二導電型本體連接區於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面；其中各該第二漂移區於該橫向上鄰接於該第二導電型本體區，其中該複數第二漂移區沿著一寬度方向排列，且大致平行，且各鄰近之兩該第二漂移區之間於該寬度方向不相鄰接，且各該第二漂移區與該第一導電型汲極由該第一漂移區隔開，且各該第二漂移區與該第一導電型源極由該第二導電型本體區隔開。
在一較佳實施例中， 該高壓MOS元件製造方法更包含以下步驟: 形成一第二導電型深井區於該半導體基板中，且接觸於該第二導電型本體區，且於該縱向上，位於部分該第一漂移區下方，且部分該第二導電型深井區位於該複數第二漂移區正下方。
在一較佳實施例中， 該高壓MOS元件製造方法更包含以下步驟: 形成一第三漂移區於該第一漂移區中，具有第一導電型，且於該縱向上，位於該上表面下方並連接於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一漂移區隔開，其中該第一導電型汲極於該橫向上與該第一漂移區由該第三漂移區隔開。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第2A、2B與2C圖，圖中分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例(高壓MOS元件2)之上視圖與對應之第一剖面圖(第2B圖對應於上視圖之剖線A-A’)及第二剖面圖(第2C圖對應於上視圖之剖線B-B’)。如第2A、2B與2C圖所示，高壓MOS元件2形成於一半導體基板11，其於一縱向上(如第2B或2C圖中之虛線箭號方向，下同)，具有相對之一上表面11’與一下表面11”； 高壓MOS元件2包含第一漂移區12，第二導電型本體區16，閘極13，第一導電型源極區域14，第二漂移區15，第一導電型汲極17，以及第二導電型本體連接區18。
請繼續參閱第2A、2B與2C圖，第一漂移區12，具有第一導電型，形成於半導體基板11中，且於縱向上，位於上表面11’下方並連接於該上表面11’。第二導電型本體區16形成於第一漂移區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’。複數第二漂移區15，具有第二導電型，形成於第一漂移區12中，且於該縱向上，位於該上表面11’下方。閘極13形成於上表面11’上，且於縱向上，部分閘極13堆疊並接觸於部分第二導電型本體區16之正上方，，且另一部分閘極13堆疊於部分各該第二漂移區15之正上方；需說明的是，閘極13在縱向垂直投影僅與第二導電型本體區16重疊之處，係為高壓MOS元件2之通道區。第一導電型源極區域14形成於第二導電型本體區16中，第一導電型源極區域14於縱向上，位於上表面11’下方並接觸於該上表面11’，且於一橫向上(如第2B或2C圖中之實線箭號方向，下同)鄰接於閘極13。
請繼續參閱第2A、2B與2C圖，第一導電型汲極17形成於第一漂移區12中，且於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極區域14由第二導電型本體區16以及第一漂移區12隔開，且與第二導電型本體區16由第一漂移區12隔開。第二導電型本體連接區18形成於第二導電型本體區16中，且於縱向上，位於上表面11’下方並接觸於上表面11’。
請繼續參閱2A、2B與2C圖，各第二漂移區15於橫向上鄰接於第二導電型本體區16，如圖所示，複數第二漂移區15沿著一寬度方向(如第2A圖中「寬度方向」之箭號所示，下同)排列，且大致平行，各鄰近之兩第二漂移區15之間於寬度方向不相鄰接，且各第二漂移區15與第一導電型汲極17由第一漂移區12隔開，且各第二漂移區15與第一導電型源極14由第二導電型本體區16隔開。
請繼續參閱第2A、2B與2C圖，在一實施例中，本發明之高壓MOS元件(如高壓MOS元件2)之第二導電型本體連接區18、第一導電型源極區域14與閘極13例如大致為平行排列，且於橫向上，第二導電型本體連接區18鄰接於第一導電型源極區域14，且不與該閘極13接觸，在一實施例中，如第2A圖所示，本發明之高壓MOS元件包含平行排列之單一個第二導電型本體連接區18與單一個第一導電型源極區域14，且第二導電型本體連接區18與第一導電型源極區域14分別為大致上沿著寬度方向延伸，且平行於閘極13之長方形區域。
值得注意的是，本發明優於先前技術的其中一個技術特徵在於：根據本發明，以高壓MOS元件2為例，第二漂移區15與第一漂移區12在具有高逆偏電壓差(reverse bias voltage)時，於寬度方向排列且大致平行之複數第二漂移區15，可藉由相鄰之兩第二漂移區15與其間隔中之第一漂移區(如第2D圖所示之第一漂移區12’，其中閘極13之圖樣改為虛線空心框以便於下層結構之透視)之空乏(depletion)效應，而提早夾止(pinch off)，亦即，兩相鄰之第二漂移區15中之第一漂移區12在此情況下全部成為空乏區(如第2D圖所示之逆偏壓空乏之第一漂移區12’)，如此一來，可使得操作電壓可更為提高，或因此可更為縮小前述之高壓MOS元件之單位間隔D，因而可降低成本或是增加效率，或擴大其應用範圍。此外，值得注意的是，前述相鄰之第二漂移區15之間距之選擇相關於高壓MOS元件之等效電阻及或其操作電壓之上限。
需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓MOS元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之漂移區、本體區、本體連接區、源極、汲極與閘極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)。
此外需說明的是，所謂的高壓MOS元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V或其他更高之電壓；本實施例中，高壓MOS元件的汲極17與前述之通道區之間，以第一漂移區12隔開，且第一漂移區12與汲極17之橫向距離根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。
請參閱第3A、3B與3C圖，圖中分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例(高壓MOS元件3)之上視圖與對應之第一剖面圖(第3B圖對應於上視圖之剖線A-A’)及第二剖面圖(第3C圖對應於上視圖之剖線B-B’)。如第3A、3B與3C圖所示，在一實施例中，本發明之高壓MOS元件(如高壓MOS元件3) 具有複數第一導電型源極區域14以及複數第二導電型本體連接區18；請繼續參閱第3A、3B與3C圖，複數第一導電型源極區域14沿著寬度方向排列，且大致平行，且各鄰近之兩第一導電型源極區域14之間於寬度方向由第二導電型本體連接區18隔開，且複數第二導電型本體連接區18沿著寬度方向排列，且大致平行，且各鄰近之兩第二導電型本體連接區18之間於寬度方向由第一導電型源極區域14隔開，且部分之各第二導電型本體連接區18位於部分閘極13正下方。在一較佳實施例中，第二導電型本體連接區18之數量大於第一導電型源極區域14之數量。
值得注意的是，本發明優於先前技術的其中一個技術特徵在於：根據本發明，以高壓MOS元件3為例，以第一導電型源極區域14與第二導電型本體連接區18如第3A、3B與3C圖所示之排列方式，一般而言，其於橫向上布局之間隔可較小，因此可進一步縮小前述之高壓MOS元件之單位間隔D。
請繼續參閱第3A、3B與3C圖，在一實施例中，本發明之高壓MOS元件(如高壓MOS元件3) 之複數第二漂移區15各自鄰接於第二導電型本體連接區18(如第3C圖所示)，而在一實施例中，複數第二漂移區15與複數第二導電型本體連接區18具有對應之數量(例如但不限於本實施例中為相等之數量)，本實施例中，各第二漂移區15對應鄰接於各第二導電型本體連接區18，且於該寬度方向各第二漂移區15不超出各第二導電型本體連接區18，在一較佳實施例中，於該寬度方向各該第二漂移區15之寬度大致上等於但不大於各該第二導電型本體連接區18之寬度，而在一實施例中，於該寬度方向各第二漂移區15之寬度可小於各該第二導電型本體連接區18之寬度。需說明的是，在第二漂移區15之寬度等於各該第二導電型本體連接區18之寬度之情況下，可在不影響有效通道寬度的前提下，獲得較高的操作電壓。在一實施例中，如第3C圖所示，複數第二漂移區15接觸於上表面11’，而在一實施例中，如第3D圖所示，複數第二漂移區15亦可不接觸於上表面11’ 。
請參閱第4A、4B與4C圖，在一實施例中，本發明之高壓MOS元件(如高壓MOS元件4) 更包含第二導電型深井區19，形成於半導體基板11中，且接觸於該第二導電型本體區16，且於縱向上，位於部分第一漂移區12下方，且部分第二導電型深井區19位於複數第二漂移區15正下方。本實施例中，第二導電型深井區19更可提供其他方向(例如縱向上)之空乏效應，而提早夾止，使得操作電壓可更為提高，或因此可進一步縮小前述之高壓MOS元件之單位間隔D，因而可降低成本或是增加效率，或擴大其應用範圍。
在一實施例中，本發明之高壓MOS元件(如高壓MOS元件2、3或4)更包含一可選之第三漂移區20，具有第一導電型，形成於第一漂移區12中，且於縱向上，位於上表面11’下方並連接於上表面11’，且於橫向上，與第一導電型源極區域14由第二導電型本體區16以及第一漂移區12隔開，其中第一導電型汲極14於橫向上與第一漂移區12由第三漂移區20隔開，第三漂移區20可使汲極之濃度梯度進一步緩升，因而亦可提高操作電壓。而在其他實施例中，第三漂移區20可省略(例如第3E圖之實施例所示)。
第5A-5I”圖顯示根據本發明之高壓MOS元件(高壓MOS元件5)製造方法的上視或剖視示意圖。首先，如第5A圖所示，提供半導體基板11，其中，半導體基板11例如但不限於為P型矽基板，當然亦可以為其他半導體基板。半導體基板11於一縱向(如圖中之虛線箭號方向)上，具有相對之一上表面11’與一下表面11”。接著，如第5B圖所示，形成第一漂移區12於半導體基板11中，其具有第一導電型，且於縱向上，位於上表面11’下方並連接於該上表面11’；其中，形成第一漂移區12的方法，例如但不限於以微影製程、離子植入製程、與熱製程形成，此為本領域中具有通常知識者所熟知，在此不予贅述。
接著，如第5C圖所示，形成第二導電型深井區19於第一漂移區12中，且於該縱向上，位於上表面11’下方，且位於部分該第一漂移區12下方。接著並形成場氧化區22，用以定義高壓MOS元件5之作用區。在一實施例中，形成第二導電型深井區19之步驟可省略，而使本發明之高壓MOS元件中之第二導電型深井區19亦因而省略(如高壓MOS元件2或3)。
接下來，請參閱第5D、5D’與5D”圖，圖中分別顯示高壓MOS元件5之上視圖(第5D圖)與第一剖面圖(第5D’圖，對應於上視圖第5D圖之剖線A-A’)及第二剖面圖(第5D”圖，對應於上視圖第5D圖之剖線B-B’)，如圖所示，以光阻層21作為遮罩，以定義複數第二漂移區15的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成複數第二漂移區15於第一漂移區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’ ，其中複數第二漂移區15沿著寬度方向排列，且大致平行，且各鄰近之兩第二漂移區15之間於寬度方向不相鄰接；在一實施例中，複數第二漂移區15於縱向上，位於上表面11’下方，但未連接於該上表面11’。接下來，請參閱第5E、5E’與5E”圖，如圖所示，形成閘極13於上表面11’上。
接下來，請參閱第5F、5F’與5F”圖，圖中分別顯示高壓MOS元件5之上視圖(第5F圖)與第一剖面圖(第5F’圖，對應於上視圖第5F圖之剖線A-A’) 及第二剖面圖(第5F”圖，對應於上視圖第5F圖之剖線B-B’)，如圖所示，以光阻層21作為遮罩，以定義第二導電型本體區16的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成第二導電型本體區16於第一漂移區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’ ，其中部分閘極13堆疊並接觸於部分第二導電型本體區16之正上方，且另一部分閘極13堆疊於部分各複數第二漂移區15之正上方。在一實施例中，可於縱向上，以具有傾斜角度之加速離子進行前述之離子植入製程步驟，再以高溫製程，使第二導電型本體區16的離子植入區中的雜質擴散，以形成第二導電型本體區16。其中如圖所示，前述之第二導電型深井區19接觸於第二導電型本體區16，且部分第二導電型深井區19位於複數第二漂移區15正下方。
接下來，請參閱第5G與5G’圖，圖中分別顯示高壓MOS元件5之上視圖(第5G圖)與第一剖面圖(第5G’圖，對應於上視圖第5G圖之剖線A-A’)及第二剖面圖(第5G”圖，對應於上視圖第5G圖之剖線B-B’)，如圖所示，場氧化區22以及光阻層21作為遮罩，以定義第三漂移區20的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以形成第三漂移區20於第一漂移區12中。在一實施例中，形成第三漂移區20之步驟可省略，而使本發明之高壓MOS元件中之第三漂移區20亦因而省略。
接下來，請參閱第5H、5H’與5H”圖，圖中分別顯示高壓MOS元件5之上視圖(第5H圖)與第一剖面圖(第5H’圖，對應於上視圖第5H圖之剖線A-A’)及第二剖面圖(第5H”圖，對應於上視圖第5H圖之剖線B-B’)，如圖所示，以閘極13、場氧化區22以及光阻層21作為遮罩，以定義複數第一導電型源極區域14與第一導電型汲極17的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以形成複數第一導電型源極區域14於第二導電型本體區16中，且形成第一導電型汲極17於第一漂移區12中。其中各第二漂移區15於橫向上鄰接於第二導電型本體區16，且各複數第二漂移區15與第一導電型汲極17由第一漂移區12隔開，且各第二漂移區15與第一導電型源極14由第二導電型本體區16隔開。第一導電型汲極17於縱向上，位於上表面11’下方並接觸於上表面11’，本實施例中，第一導電型汲極17於橫向上，與第一導電型源極區域14由第二導電型本體區16、第一漂移區12以及第三漂移區20隔開，且與第二導電型本體區16由第一漂移區12以及第三漂移區20隔開。而在其他實施例中，形成第三漂移區20之步驟可省略，而使本發明之高壓MOS元件中之第三漂移區20亦因而省略。
接下來，如第5I、5I’與5I”圖所示，以閘極13、場氧化區22以及光阻層21作為遮罩，以定義第二導電型本體連接區18的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成第二導電型本體連接區18於第二導電型本體區16中，且於縱向上，位於上表面11’下方並接觸於上表面11’。 在一實施例中，可以在縱向上具有傾斜角度之加速離子進行前述之離子植入製程步驟，以及高溫製程步驟，以形成第二導電型本體連接區18。本實施例中，複數第一導電型源極區域14沿著寬度方向排列，且大致平行，且各鄰近之兩第一導電型源極區域14之間於寬度方向由第二導電型本體連接區18隔開，且複數第二導電型本體連接區18沿著寬度方向排列，且大致平行，且各鄰近之兩第二導電型本體連接區18之間於寬度方向由第一導電型源極區域14隔開，且部分之各第二導電型本體連接區18於橫向上重疊於部分閘極13。在一實施例中，複數第二漂移區15鄰接於第二導電型本體連接區18。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。所說明之各個實施例，並不限於單獨應用，亦可以組合應用；舉其中一例，如包含「第二導電型深井區19」之高壓MOS元件4中，亦可省略「第三漂移區20」。 又如，高壓MOS元件4中亦可包含「第二導電型深井區19」。此外，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區、深井區、或是埋層等；再如，微影技術並不限於光罩技術，亦可包含電子束微影技術。本發明的範圍應涵蓋上述及其他所有等效變化。以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。
1,2,3,4,5‧‧‧高壓MOS元件
11‧‧‧半導體基板
11’‧‧‧上表面
11”‧‧‧下表面
12,12’‧‧‧第一漂移區
13‧‧‧閘極
14‧‧‧第一導電型源極區域
15‧‧‧第二漂移區
16‧‧‧第二導電型本體區
17‧‧‧第一導電型汲極
18‧‧‧第二導電型本體連接區
19‧‧‧第二導電型深井區
20‧‧‧第三漂移區
21‧‧‧光阻層
22‧‧‧場氧化區
A-A’‧‧‧剖線
B-B’‧‧‧剖線
D‧‧‧間距
第1A與1B圖分別顯示一種先前技術之高壓金屬氧化物半導體元件之上視示意圖與對應之剖面示意圖。
第2A、2B、與2C圖分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例之上視示意圖與對應之第一剖面及第二剖面示意圖。
第2D圖顯示對應於第2A圖之空乏區示意圖。
第3A、3B與3C圖分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例之上視示意圖與對應之第一剖面及第二剖面示意圖。
第3D圖顯示對應於第3A圖之另一種實施例之第二剖面示意圖。
第3E圖顯示根據本發明之高壓金屬氧化物半導體元件之另一種實施例的剖視示意圖。
第4A、4B與4C圖分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例之上視示意圖與對應之第一剖面及第二剖面示意圖。
第5A-5I”圖顯示根據本發明之高壓金屬氧化物半導體元件製造方法的上視與剖視示意圖。
無
4‧‧‧高壓MOS元件
12‧‧‧第一漂移區
13‧‧‧閘極
15‧‧‧第二漂移區
17‧‧‧第一導電型汲極
18‧‧‧第二導電型本體連接區
20‧‧‧第三漂移區
22‧‧‧場氧化區
A-A’‧‧‧剖線
B-B’‧‧‧剖線
D‧‧‧間距

Claims (14)

  1. 一種高壓金屬氧化物半導體 (Metal Oxide Semiconductor, MOS)元件，形成於一半導體基板，其中該半導體基板於一縱向上，具有相對之一上表面與一下表面，該高壓MOS元件包含： 一第一漂移區，具有第一導電型，形成於該半導體基板中，且於該縱向上，位於該上表面下方並連接於該上表面； 一第二導電型本體區，形成於該第一漂移區中，且於該縱向上，位於該上表面下方並連接於該上表面； 複數第二漂移區，具有第二導電型，形成於該第一漂移區中，且於該縱向上，位於該上表面下方； 一閘極，形成於該上表面上，且於該縱向上，部分該閘極堆疊並接觸於部分該第二導電型本體區之正上方，且另一部分該閘極堆疊於部分各該第二漂移區之正上方； 一或複數第一導電型源極區域，形成於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極； 第一導電型汲極，形成於該第一漂移區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一漂移區隔開，且與該第二導電型本體區由該第一漂移區隔開；以及 一或複數第二導電型本體連接區，形成於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面； 其中各該第二漂移區於該橫向上鄰接於該第二導電型本體區，其中該複數第二漂移區沿著一寬度方向排列，且大致平行，且各鄰近之兩該第二漂移區之間於該寬度方向不相鄰接，且各該第二漂移區與該第一導電型汲極由該第一漂移區隔開，且各該第二漂移區與該第一導電型源極由該第二導電型本體區隔開。
  2. 如申請專利範圍第1項之高壓MOS元件，其中該複數第一導電型源極區域於該寬度方向大致平行排列，且各鄰近之兩該第一導電型源極區域之間於該寬度方向由第二導電型本體連接區隔開，且該複數第二導電型本體連接區於該寬度方向大致平行排列，且各鄰近之兩該第二導電型本體連接區之間於該寬度方向由第一導電型源極區域隔開，且部分之各該第二導電型本體連接區位於該閘極正下方。
  3. 如申請專利範圍第2項之高壓MOS元件，其中該複數第二漂移區鄰接於該第二導電型本體連接區。
  4. 如申請專利範圍第2項之高壓MOS元件，其中該複數第二漂移區與該複數第二導電型本體連接區具有對應之數量，其中各該第二漂移區鄰接於對應之各該第二導電型本體連接區，且於該寬度方向各該第二漂移區不超出各該第二導電型本體連接區。
  5. 如申請專利範圍第1項之高壓MOS元件，其中於該橫向上，該第二導電型本體連接區鄰接於該第一導電型源極區域，且不與該閘極接觸。
  6. 如申請專利範圍第1項之高壓MOS元件，其中該複數第二漂移區接觸於該上表面。
  7. 如申請專利範圍第1項之高壓MOS元件，更包含一第二導電型深井區，形成於該半導體基板中，且接觸於該第二導電型本體區，且於該縱向上，位於部分該第一漂移區下方，且部分該第二導電型深井區位於該複數第二漂移區正下方。
  8. 如申請專利範圍第1項之高壓MOS元件，更包含一第三漂移區，具有第一導電型，形成於該第一漂移區中，且於該縱向上，位於該上表面下方並連接於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一漂移區隔開，其中該第一導電型汲極於該橫向上與該第一漂移區由該第三漂移區隔開。
  9. 一種高壓金屬氧化物半導體 (Metal Oxide Semiconductor, MOS)元件製造方法，包含： 提供一半導體基板，於一縱向上，具有相對之一上表面與一下表面； 形成一第一漂移區於該半導體基板中，具有第一導電型，且於該縱向上，位於該上表面下方並連接於該上表面； 形成複數第二漂移區於該第一漂移區中，具有第二導電型，且於該縱向上，位於該上表面下方； 形成一閘極於該上表面上； 形成一第二導電型本體區於該第一漂移區中，且於該縱向上，位於該上表面下方並連接於該上表面，其中部分該閘極堆疊並接觸於部分該第二導電型本體區之正上方，且另一部分該閘極堆疊於部分各該第二漂移區之正上方； 形成一或複數第一導電型源極區域於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極； 形成第一導電型汲極於該第一漂移區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一漂移區隔開，且與該第二導電型本體區由該第一漂移區隔開；以及 形成一或複數第二導電型本體連接區於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面； 其中各該第二漂移區於該橫向上鄰接於該第二導電型本體區，其中該複數第二漂移區沿著一寬度方向排列，且大致平行，且各鄰近之兩該第二漂移區之間於該寬度方向不相鄰接，且各該第二漂移區與該第一導電型汲極由該第一漂移區隔開，且各該第二漂移區與該第一導電型源極由該第二導電型本體區隔開。
  10. 如申請專利範圍第9項之高壓MOS元件製造方法，其中該複數第一導電型源極區域於該寬度方向大致平行排列，且各鄰近之兩該第一導電型源極區域之間於該寬度方向由第二導電型本體連接區隔開，且該複數第二導電型本體連接區於該寬度方向大致平行排列，且各鄰近之兩該第二導電型本體連接區之間於該寬度方向由第一導電型源極區域隔開，且部分之各該第二導電型本體連接區位於該閘極正下方。
  11. 如申請專利範圍第10項之高壓MOS元件製造方法，其中該複數第二漂移區鄰接於該第二導電型本體連接區。
  12. 如申請專利範圍第10項之高壓MOS元件製造方法，其中該複數第二漂移區與該複數第二導電型本體連接區具有對應之數量，其中各該第二漂移區鄰接於對應之各該第二導電型本體連接區，且於該寬度方向各該第二漂移區不超出各該第二導電型本體連接區。
  13. 如申請專利範圍第9項之高壓MOS元件製造方法，更包含以下步驟: 形成一第二導電型深井區於該半導體基板中，且接觸於該第二導電型本體區，且於該縱向上，位於部分該第一漂移區下方，且部分該第二導電型深井區位於該複數第二漂移區正下方。
  14. 如申請專利範圍第9項之高壓MOS元件製造方法，更包含以下步驟: 形成一第三漂移區於該第一漂移區中，具有第一導電型，且於該縱向上，位於該上表面下方並連接於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一漂移區隔開，其中該第一導電型汲極於該橫向上與該第一漂移區由該第三漂移區隔開。
TW106118055A 2017-06-01 2017-06-01 高壓金屬氧化物半導體元件及其製造方法 TWI614812B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW106118055A TWI614812B (zh) 2017-06-01 2017-06-01 高壓金屬氧化物半導體元件及其製造方法
US15/662,277 US10177220B2 (en) 2017-06-01 2017-07-27 High voltage metal oxide semiconductor device
US16/203,669 US10622440B2 (en) 2017-06-01 2018-11-29 High voltage metal oxide semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106118055A TWI614812B (zh) 2017-06-01 2017-06-01 高壓金屬氧化物半導體元件及其製造方法

Publications (2)

Publication Number Publication Date
TWI614812B true TWI614812B (zh) 2018-02-11
TW201903905A TW201903905A (zh) 2019-01-16

Family

ID=62016122

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106118055A TWI614812B (zh) 2017-06-01 2017-06-01 高壓金屬氧化物半導體元件及其製造方法

Country Status (2)

Country Link
US (2) US10177220B2 (zh)
TW (1) TWI614812B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111969043A (zh) * 2020-08-28 2020-11-20 电子科技大学 高压三维耗尽超结ldmos器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080029814A1 (en) * 2006-08-02 2008-02-07 International Rectifier Corporation Multiple lateral RESURF LDMOST
US20130341717A1 (en) * 2012-06-21 2013-12-26 Freescale Semiconductor, Inc. Semiconductor Device with Floating RESURF Region
US20140339636A1 (en) * 2013-05-16 2014-11-20 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US20150380402A1 (en) * 2014-06-27 2015-12-31 SK Hynix Inc. Power integrated devices, electronic devices including the same and electronic systems including the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653561B2 (en) * 2013-03-12 2017-05-16 Macronix International Co., Ltd. Low on resistance semiconductor device
US9601614B2 (en) * 2015-03-26 2017-03-21 Nxp Usa, Inc. Composite semiconductor device with different channel widths

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080029814A1 (en) * 2006-08-02 2008-02-07 International Rectifier Corporation Multiple lateral RESURF LDMOST
US20130341717A1 (en) * 2012-06-21 2013-12-26 Freescale Semiconductor, Inc. Semiconductor Device with Floating RESURF Region
US20140339636A1 (en) * 2013-05-16 2014-11-20 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US20150380402A1 (en) * 2014-06-27 2015-12-31 SK Hynix Inc. Power integrated devices, electronic devices including the same and electronic systems including the same

Also Published As

Publication number Publication date
US10622440B2 (en) 2020-04-14
US20180350903A1 (en) 2018-12-06
US20190096992A1 (en) 2019-03-28
TW201903905A (zh) 2019-01-16
US10177220B2 (en) 2019-01-08

Similar Documents

Publication Publication Date Title
KR100649867B1 (ko) 고전압 반도체소자 및 그 제조방법
TWI635617B (zh) 高壓金屬氧化物半導體元件及其製造方法
TWI506790B (zh) 高電壓半導體元件及其製造方法
JP2007049039A (ja) 半導体装置
JP2009094314A (ja) 縦型ｍｏｓｆｅｔ構造の半導体装置
JP2008300420A (ja) 半導体装置及び半導体装置の製造方法
TWI416725B (zh) 橫向擴散金氧半導體元件
TW201840003A (zh) 具有可調整臨界電壓之高壓空乏型mos元件及其製造方法
TW200306667A (en) Transistor of semiconductor device, and method for forming the same
TWI614812B (zh) 高壓金屬氧化物半導體元件及其製造方法
JP2007081229A (ja) 半導体装置
US10217754B2 (en) Semiconductor device and method of fabricating the same
US9202862B2 (en) Semiconductor structure and manufacturing method of the same
JP2014030050A (ja) 半導体装置
TWI484634B (zh) 隔離元件及其製造方法
US10217857B2 (en) Super junction MOSFET and method of manufacturing the same
TWI463661B (zh) 高壓元件及其製造方法
CN108962988B (zh) 高压金属氧化物半导体元件及其制造方法
CN109037305B (zh) 高压金属氧化物半导体元件及其制造方法
TWI557904B (zh) 半導體裝置及其製造方法
KR20130073776A (ko) 횡형 디모스 트랜지스터 및 이의 제조방법
TWI668802B (zh) 金屬氧化物半導體元件及其製造方法
US20220336588A1 (en) High Voltage Device and Manufacturing Method Thereof
JP7252094B2 (ja) 半導体装置及びトランジスタ
TWI781289B (zh) 製造高電壓半導體裝置的方法