KR100901648B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 고전압 소자 영역과 저전압 소자 영역을 갖는 고전압 트랜지스터 디바이스의 제조시에 두 영역의 소오스/드레인을 동일 공정(sequence)으로 형성하여 제조 시간 및 비용을 줄일 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 각각 분리되는 제 1,2 도전형의 고내압 웰 영역을 갖는 고전압 소자 형성 영역과 제 1,2 도전형의 웰 영역을 갖는 저전압 소자 형성 영역을 갖는 반도체 기판상에 게이트 전극들을 형성하는 단계;상기 제 1 도전형의 고내압 웰 영역 및 웰 영역에 제 2 도전형 접합 영역을 형성하는 단계;상기 제 2 도전형의 고내압 웰 영역 및 웰 영역에 제 1 도전형의 접합 영역을 형성하는 단계;상기 게이트 전극들의 측면에 게이트 측벽을 형성하는 단계;상기 제 2 도전형 접합 영역내에 제 2 도전형 고농도 불순물을 주입하여 소오스/드레인 영역을 형성하고, 상기 제 1 도전형 접합 영역내에 제 1 도전형 고농도 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
Figure R1020020037578
High Voltage Transistor, Double Diffused Drain

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}
도 1은 종래 기술의 고전압 트랜지스터 디바이스의 구조 단면도
도 2a내지 도 2c는 본 발명에 따른 고전압 트랜지스터 디바이스의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22a. 고내압 n형 웰 영역
22b. 고내압 p형 웰 영역 23a. p형 웰 영역
23b. n형 웰 영역 24. 소자 격리층
25a.25b. 게이트 절연막 26a.26b.26c.26d. 게이트 전극
27a. P-접합 영역 27b. N-접합 영역
28. 게이트 측벽 29. 게이트 캡층
30a.30b. HV PMOS 소오스/드레인 영역
31a.31b. HV NMOS 소오스/드레인 영역
32a.32b. PMOS 소오스/드레인 영역
33a.33b. NMOS 소오스/드레인 영역
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 고전압 소자 영역과 저전압 소자 영역을 갖는 고전압 트랜지스터 디바이스의 제조시에 두 영역의 소오스/드레인을 동일 공정(sequence)으로 형성하여 제조 시간 및 비용을 줄일 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 고전압 트랜지스터 디바이스를 설명하면 다음과 같다.
도 1은 종래 기술의 고전압 트랜지스터 디바이스의 구조 단면도이다.
종래 기술의 고전압 트랜지스터 디바이스는 통상적으로 동작 전압이 12V이고, 소자의 구성은 고전압 소자 영역(High Voltage device part)과 로직 회로를 구성하기 위한 저전압 소자 영역(Low Voltage device part)을 포함한다.
이와 같은 소자를 제조하는 공정에서 고전압 소자 영역과 로직 회로를 구성하기 위한 저전압 소자 영역에서의 소오스/드레인 형성을 위한 공정은 각각 분리되어 진행된다.
고전압 소자 영역에서의 소오스/드레인은 DDD(Double Diffused Drain) 구조를 채택하고, 저전압 소자 영역에서의 소오스/드레인은 LDD(Lightly Doped Drain) 구조를 채택한다.
종래 기술의 고전압 트랜지스터 디바이스는 먼저, 고전압 소자 영역과 로직 회로를 구성하기 위한 저전압 소자 영역을 갖는 반도체 기판(1)에 포토 공정에 의한 마스크 공정 및 이온 주입 공정으로 웰 영역들을 형성한다.
웰 영역은 고전압 소자 영역의 고내압 n형 웰 영역(HN Well)(2a),고내압 p형 웰 영역(HP Well)(2b)과, 저전압 소자 영역의 p형 웰 영역(P Well)(3a),n형 웰 영역(N Well)(3b)을 각각의 이온 주입 공정으로 형성한다.
이어, 고전압 소자 영역과 로직 회로를 구성하기 위한 저전압 소자 영역을 격리하고, 각각의 영역에 형성되는 소자 격리를 위한 소자 격리층(4)을 형성한다.
그리고 고전압 소자 영역과 저전압 소자 영역에 게이트 절연막(5a)(5b)을 형성한다.
이어, 게이트 절연막(5a)(5b)상에 게이트 전극 형성용 물질층을 증착하고 선택적으로 패터닝하여 게이트 전극(6a)(6b)(6c)(6d)들을 형성한다.
그리고 포토 마스크를 선택적으로 형성하여 고내압 n형 웰 영역(HN Well)(2a)에 소오스/드레인을 DDD(Double Diffused Drain) 구조로 형성하기 위한 P- 접합 영역(7a)을 형성한다.
이어, 포토 마스크를 선택적으로 형성하여 고내압 p형 웰 영역(HP Well)(2b)에 소오스/드레인을 DDD(Double Diffused Drain) 구조로 형성하기 위한 N- 접합 영역(7b)을 형성한다.
그리고 포토 마스크를 선택적으로 형성하여 로직 영역에는 LDD 영역(10)을 형성한다.
이어, 게이트 전극(6a)(6b)(6c)(6d)들을 포함하는 전면에 측벽 형성용 물질층을 형성하고 이방성 식각하여 각각의 게이트 전극(6a)(6b)(6c)(6d)들의 측면에 게이트 측벽(8)들을 형성한다.
그리고 포토 마스크를 선택적으로 형성하여 각각 p+ 불순물 이온과 n+ 불순물 이온을 주입하여 고전압 소자 영역과 저전압 소자 영역에 각각 고전압 PMOS 트랜지스터,고전압 NMOS 트랜지스터 및 로직 회로를 구성하기 위한 PMOS 트랜지스터,NMOS 트랜지스터를 형성한다.
이와 같은 종래 기술의 고전압 트랜지스터 디바이스에서는 고전압 소자 영역과 로직 회로를 구성하기 위한 저전압 소자 영역을 각각 다른 구조를 채택하여 공정을 진행하므로 포토리소그래피 공정 및 이온 주입 공정을 반복적으로 진행하여야한다.
이는 고전압 소자 영역에서 필요한 만큼의 접합 브레이크다운 전압(Junction Breakdown Voltage;BV) 및 VText(Extrapolated Threshold Voltage)를 확보할 수 있는 효과가 있다.
그러나 이와 같은 종래 기술의 고전압 트랜지스터 디바이스의 제조 공정에서는 다음과 같은 문제점이 있다.
고전압 트랜지스터가 형성되는 고전압 소자 영역과 로직 회로를 구성하기 위한 저전압 트랜지스터가 형성되는 저전압 소자 영역의 소오스/드레인을 DDD 구조와 LDD 구조로 각각 다른 구조를 채택하므로 마스킹 단계과 이온 주입 공정(Ion Implantation step)을 반복적으로 진행하여야 한다.
즉, 고전압 소자 영역에서의 HNM,HPM,N+,P+ 이온 주입 및 그를 위한 마스킹 공정 그리고 저전압 소자 영역에서의 NM,PM,N+,P+ 이온 주입 및 그를 위한 마스킹 공정을 각각 별도로 진행하여야 한다.
이는 충분한 BV 및 VText를 확보하는 효과는 있으나, 소오스/드레인을 형성하기 위한 공정을 진행을 전체 6 step으로 진행하여야 하므로 공정 비용의 증가 및 제조 시간의 증가를 가져와 생산성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 고전압 트랜지스터 디바이스 제조 공정의 문제를 해결하기 위한 것으로, 고전압 소자 영역과 저전압 소자 영역을 갖는 고전압 트랜지스터 디바이스의 제조시에 두 영역의 소오스/드레인을 동일 공정(sequence)으로 형성하여 제조 시간 및 비용을 줄일 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 일측면에 따른 본 발명은 고전압 소자가 형성될 제1 영역과, 저전압 소자가 형성될 제2 영역을 포함하는 반도체 소자의 제조방법에 있어서, 상기 제1 영역의 기판 내에 고전압 소자용 고내압 웰 영역으로 제1 웰 영역을 형성하고, 상기 제2 영역의 기판 내에는 저전압 소자용 제2 웰 영역을 형성하는 단계와, 상기 제1 및 제2 영역의 기판 상에 각각 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 제1 및 제2 웰 영역에 동일 이온주입공정을 실시하여 각각 접합영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 게이트 측벽을 형성하는 단계와, 상기 게이트 측벽으로 노출되는 상기 접합영역 내에 동일 이온주입공정을 실시하여 상기 제1 및 제2 영역에 서로 동일한 DDD(Double Diffused Drain) 구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2c는 본 발명에 따른 고전압 트랜지스터 디바이스의 공정 단면도이다.
본 발명은 고전압 소자 영역 및 로직 회로를 구성하기 위한 저전압 소자 영역의 소오스/드레인 영역을 동일한 시퀀스를 통해 형성하여 제조 비용 및 시간을 줄일 수 있도록한 것이다.
먼저, 도 2a에서와 같이, 고전압 소자 영역과 로직 회로를 구성하기 위한 저전압 소자 영역을 갖는 반도체 기판(21)에 포토 공정에 의한 마스크 공정 및 이온 주입 공정으로 웰 영역들을 형성한다.
웰 영역은 고전압 소자 영역에 형성되는 제 1 도전형의 즉, 고내압 n형 웰 영역(HN Well)(22a), 제 2 도전형의 즉, 고내압 p형 웰 영역(HP Well)(22b)과, 저전압 소자 영역에 형성되는 제 2 도전형의 즉, p형 웰 영역(P Well)(23a), 제 1 도전형의 즉, n형 웰 영역(N Well)(23b)을 각각의 이온 주입 공정으로 형성한다.
이어, 고전압 소자 영역과 로직 회로를 구성하기 위한 저전압 소자 영역을 격리하고, 각각의 영역에 형성되는 소자 격리를 위한 소자 격리층(24)을 형성한다.
그리고 고전압 소자 영역과 저전압 소자 영역에 게이트 절연막(25a)(25b)을 형성한다.
이어, 게이트 절연막(25a)(25b)상에 게이트 전극 형성용 물질층을 증착하고 선택적으로 패터닝하여 게이트 전극(26a)(26b)(26c)(26d)들을 형성한다.
그리고 포토 마스크를 선택적으로 형성하여 고내압 n형 웰 영역(HN Well)(22a)과 n형 웰 영역(23b) 그리고 고내압 p형 웰 영역(HP Well)(22b)의 일부에 P- 접합 영역(27a)을 형성한다.
상기 P- 접합 영역(27a) 형성시에 고내압 n형 웰 영역(HN Well)(22a)과 n형 웰 영역(23b)상의 게이트 전극들의 게이트 이온 주입이 동시에 이루어진다.
여기서, n형 웰 영역(23b)의 P- 접합 영역(27a)은 PMOS 트랜지스터를 형성하기 위한 LDD 이온 주입 공정을 대체하기 위한 것이다.
이어, 포토 마스크를 선택적으로 형성하여 고내압 p형 웰 영역(HP Well)(22b)과 p형 웰 영역(23a) 그리고 고내압 n형 웰 영역(HN Well)(22a)의 일부에 N- 접합 영역(27b)을 형성한다.
상기 N- 접합 영역(27b) 형성시에 고내압 p형 웰 영역(HP Well)(22b)과 p형 웰 영역(23a)상의 게이트 전극들의 게이트 이온 주입이 동시에 이루어진다.
여기서, p형 웰 영역(23a)의 N- 접합 영역(27b)은 NMOS 트랜지스터를 형성하기 위한 LDD 이온 주입 공정을 대체하는 것이다.
여기서, 도 2a에서 이온 주입을 표시하기 위한 화살표는 점선과 실선에 따라 나누어 공정이 진행되는 것을 나타낸다.
이어, 도 2b에서와 같이, 게이트 전극(26a)(26b)(26c)(26d)들을 포함하는 전면에 측벽 형성용 물질층을 형성하고 이방성 식각하여 각각의 게이트 전극(26a)(26b)(26c)(26d)들의 측면에 게이트 측벽(28)들을 형성한다.
그리고 도 2c에서와 같이, 각각의 게이트 전극(26a)(26b)(26c)(26d)들 상에 게이트 캡층(29)을 형성하고 그리고 포토 마스크를 선택적으로 형성하여 각각 p+ 불순물 이온과 n+ 불순물 이온을 주입하여 고전압 소자 영역과 저전압 소자 영역에 각각 HV PMOS 소오스/드레인 영역(30a)(30b), HV NMOS 소오스/드레인 영역(31a)(31b), PMOS 소오스/드레인 영역(32a)(32b), NMOS 소오스/드레인 영역(33a)(33b)을 형성한다.
여기서, HV PMOS 소오스/드레인 영역(30a)(30b)을 형성하기 위한 p+ 불순물 주입 공정과 PMOS 소오스/드레인 영역(32a)(32b)을 형성하기 위한 p+ 불순물 주입 공정이 동시에 진행된다.
마찬가지로, HV NMOS 소오스/드레인 영역(31a)(31b), NMOS 소오스/드레인 영역(33a)(33b)을 형성하기 위한 n+ 불순물 주입 공정이 동시에 진행된다.
본 발명의 반도체 소자의 제조 방법은 저전압 트랜지스터 영역의 LDD 이온 주입 공정을 스킵하고 고전압 트랜지스터 영역의 DDD 구조를 형성하기 위한 이온 주입 공정과 동시에 진행하는 것이다.
이와 같은 본 발명은 저전압 소자 영역에도 DDD 구조를 채택하여 디자인룰이 커질 수도 있으나, 통상적으로 고전압 트랜지스터가 사용되는 드라이버 IC의 경우에는 저전압 트랜지스터가 차지하는 비율이 고전압 트랜지스터가 차지하는 비율에 비하여 극히 작으므로 칩 사이즈를 증대시키는 문제를 일으키지 않는다.
본 발명은 8V의 동작 전압을 갖는 고전압 트랜지스터 디바이스의 제조를 실시예로 하였으나, 다른 동작 전압을 갖는 고전압 트랜지스터 디바이스의 제조시에도 접합 브레이크다운 전압(Junction Breakdown Voltage)나 VText(Extrapolated Threshold Voltage)의 파라메터를 확보할 수 있다면 프로세스 스텝을 감소시키는 본 발명의 요지를 적용시킬 수 있음은 당연하다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
고전압 소자 영역과 저전압 소자 영역(로직 영역)을 갖는 고전압 트랜지스터 디바이스의 제조시에 프로세스 스텝을 최소한 2 스텝 줄일 수 있다.
이는 이온 주입 및 포토 공정시의 마스크 제작 비용을 줄일 수 있고, 소자의 제조 시간을 줄이는 효과를 갖는다.
또한, 마스크 공정의 감소에 따라 불량 발생 가능성 역시 감소하여 제조 수율을 향상시킬 수 있다.

Claims (4)

  1. 고전압 소자가 형성될 제1 영역과, 저전압 소자가 형성될 제2 영역을 포함하는 반도체 소자의 제조방법에 있어서,
    상기 제1 영역의 기판 내에 고전압 소자용 고내압 웰 영역으로 제1 웰 영역을 형성하고, 상기 제2 영역의 기판 내에는 저전압 소자용 제2 웰 영역을 형성하는 단계;
    상기 제1 및 제2 영역의 기판 상에 각각 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측으로 노출되는 상기 제1 및 제2 웰 영역에 동일 이온주입공정을 실시하여 각각 접합영역을 형성하는 단계;
    상기 게이트 전극의 양측벽에 게이트 측벽을 형성하는 단계; 및
    상기 게이트 측벽으로 노출되는 상기 접합영역 내에 동일 이온주입공정을 실시하여 상기 제1 및 제2 영역에 서로 동일한 DDD(Double Diffused Drain) 구조를 갖는 소오스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소오스/드레인 영역을 형성하기 전에,
    상기 게이트 전극 상에 게이트 캡층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 삭제
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