KR20000061623A - 씨디모스 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 디모스(DMOS) 소자와 씨모스(CMOS) 소자를 결합시킨 씨디모스 제조 방법에 관한 것이다. 본 발명의 일 실시예에 의한 씨디모스 제조방법은, 실리콘 기판의 엘디모스와, 고전압 피모스 및 엔모스, 저전압 피모스 및 엔모스 영역에 N웰과 P웰을 형성하는 단계와, 상기 실리콘 기판 상에 질화막을 형성한 후 제1 포토레지스트 패턴을 이용하여 이를 식각하고, 계속해서 N형의 불순물을 이온주입하여 엘디모스의 드리프트와, 고농도 엔모스의 저농도 소오스/ 드레인과, 고전압 피모스와 저전압 피모스의 필드 디플리션 P-채널 영역을 동시에 형성하는 단계와, 상기 제1 포토레지스트 패턴을 제거한 후 제2 포토레지스트 패턴을 형성하고, 계속해서 P형의 불순물을 이온주입을 행하여 고전압 피모스의 저농도 소오스/ 드레인과, 고전압 엔모스와 저전압 엔모스의 필드 디플리션 N-채널 영역을 형성하는 단계를 구비하는 것을 특징으로 한다.

Description

씨디모스 제조방법{Manufacturing method of CDMOS}
본 발명은 반도체 소자에 관한 것으로, 특히 디모스(DMOS) 소자와 씨모스(CMOS) 소자를 결합시킨 씨디모스 제조 방법에 관한 것이다.
디모스(Double diffused MOS)와 고전압 및 저전압의 씨모스(Complementary MOS)를 결합시킨 씨디모스를 제조하는 과정에 있어서, 기존에는 여러 가지 공정적인 어려움과 특성적인 문제로 인해 사용되는 사진 공정 수가 많고 기타공정이 복잡해짐으로써 제조원가가 증가되었다.
본 발명의 목적은 공정을 단순화하면서도 전기적 특성은 기존의 수준을 유지할 수 있는 씨디모스 제조 방법을 제공하는데 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 의한 씨디모스(CDMOS) 제조 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 씨디모스 제조방법은, 실리콘 기판의 엘디모스와, 고전압 피모스 및 엔모스, 저전압 피모스 및 엔모스 영역에 N웰과 P웰을 형성하는 단계와, 상기 실리콘 기판 상에 질화막을 형성한 후 제1 포토레지스트 패턴을 이용하여 이를 식각하고, 계속해서 N형의 불순물을 이온주입하여 엘디모스의 드리프트와, 고농도 엔모스의 저농도 소오스/ 드레인과, 고전압 피모스와 저전압 피모스의 필드 디플리션 P-채널 영역을 동시에 형성하는 단계와, 상기 제1 포토레지스트 패턴을 제거한 후 제2 포토레지스트 패턴을 형성하고, 계속해서 P형의 불순물을 이온주입을 행하여 고전압 피모스의 저농도 소오스/ 드레인과, 고전압 엔모스와 저전압 엔모스의 필드 디플리션 N-채널 영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
이때, 상기 제1 포토레지스트 패턴은 엘디모스의 드리프트 영역, 고전압 피모스의 저농도 소오스/ 드레인과 에프디피 영역, 고전압 엔모스의 저농도 소오스/ 드레인과, 에프디엔 영역, 저전압 피모스의 에프디피 영역 및 저전압 엔모스의 에프디엔 영역을 노출시키는 모양이고, 상기 제2 포토레지스트 패턴은 고전압 피모스의 저농도 소오스/ 드레인과, 고전압 엔모스의 에프디엔 영역과, 저전압 엔모스의 에프디엔 영역을 노출시키는 모양이다.
또한, 상기 필드 디플리션 N-채널 영역을 형성하는 단계 후, 기판 전면에 게이트 산화막과 다결정실리콘막을 형성한 후 제3 포토레지스트 패턴을 이용하여 상기 다결정실리콘막을 사진/ 식각한 후 이온주입하여 엘디모스의 P 바디와 고전압 피모스의 소오스/ 드레인을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 제거한 후 기판 전면에 문턱전압 조절용 불순물을 주입하는 단계를 더 구비한다.
따라서, 본 발명에 의하면, 하나의 마스크를 이용하여 필드 디플리션 N- 채널 영역과 필드 디플리션 P- 채널 영역을 형성할 수 있으므로 공정을 단순화할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1 내지 도 11은 본 발명의 일 실시예에 의하 씨디모스 제조 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
먼저, 도 1을 참조하면, 농고가 낮은 P형 실리콘 기판(10) 표면에 얇은 산화막(12)을 생성하고 이 전면 상에 제1 질화막(14)을 증착한 후, 상기 제1 질화막(14) 전면 상에 제1 포토레지스트막을 도포한다. 이후, 상기 제1 포토레지스트막을 사진 현상하여 엘디엔모스 영역("LDNMOS"로 표시), 고전압 피모스(High Voltage PMOS; "HVPMOS"로 표시) 영역, 저전압 피모스 (low voltage PMOS; "PMOS"로 표시) 영역의 질화막을 노출시키는 제1 포토레지스트 패턴(16)을 형성한 후, 이를 식각마스크로 하여 노출되어 있는 제1 질화막을 패터닝함으로써 제1 질화막 패턴(14)을 형성한다. 이어서, N형의 불순물(18)을 저농도로, 예컨대 1∼20E12 이온/㎠의 도우즈로 주입하여 상기 엘디모스 영역과 고전압 피모스 영역과, 저전압 피모스 영역에 각각 N웰 주입층(20a)을 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴을 제거하고, 부분적인 산화공정(LOCOS)을 진행하여 상기 엘디엔모스 영역과, 고전압 피모스 영역과, 저전압 피모스 영역 각각에 필드 산화막(22)을 형성한 후, 상기 제1 질화막 패턴(도 1의 14)을 제거한다. 이어서, 결과물 기판 전면에 P형 불순물(24)을, 예컨대 1∼20E12 이온/㎠의 도우즈로 주입하여 분리영역 ("ISO"로 표시), 고전압 엔모스 (High Voltage NMOS; "HVNMOS"라 표시) 영역 및 저전압 엔모스 (low voltage NMOS; "NMOS"로 표시) 영역에 P웰 주입층(26a)을 형성한다. 이때, 상기 필드 산화막(22)은, 예컨대 1,000Å ∼ 10,000Å의 두께로 형성하며, 상기 P웰 주입층(26a)은 상기 필드 산화막(22)에 자기정합되게 형성된다.
도 3을 참조하면, 상기 N웰 주입층(도 2의 20a) 및 P웰 주입층(도 2의 26a) 내의 불순물을 확산시켜 N웰(20) 및 P웰(26)을 형성하고, 결과물 기판 전면에 제2 질화막과 제2 포토레지스트막을 차례대로 증착한다. 이후, 상기 제2 포토레지스트막을 사진 현상하여 제2 포토레지스트 패턴(32)을 형성하고, 이 제2 포토레지스트 패턴(32)을 마스크로한 식각공정으로 상기 제2 질화막을 패터닝함으로써 제2 질화막 패턴(30)을 형성한다. 이때, 상기 제2 질화막 패턴(30)은 각 고전압 피모스와 저전압 피모스의 N웰(20)의 가장자리부분과, 고전압 엔모스와 저전압 엔모스의 P웰(26)의 가장자리부분과, 분리영역의 P웰(26) 전체와, 엘디엔모스의 드리프트 영역이 형성될 부분을 노출시키는 창을 갖는 모양으로 형성된다. 계속해서, 상기 제2 질화막 패턴(30)이 형성되어 있는 결과물 기판 전면에 N형의 불순물(34)을, 예컨대 1∼20E13 이온/㎠의 도우즈로 주입함으로써 N형 주입층(36)을 형성한다.
도 4를 참조하면, 상기 제2 포토레지스트 패턴(도 3의 32)을 제거한 후, 제3 포토레지스트막을 도포하고 이를 사진 현상함으로써 분리영역(ISO)의 P웰(26), 고전압 피모스의 저농도 소오스/ 드레인 영역, 고전압 엔모스의 P웰(26)의 가장자리부분 및 저전압 엔모스의 P웰(26)의 가장자리부분을 노출시키는 창을 갖는 제3 포토레지스트 패턴(38)을 형성한다. 이후, 상기 제3 포토레지스트 패턴(38)을 마스크로 하여 P형의 불순물(40)을, 예컨대 1∼20E13 이온/㎠의 도우즈로 주입함으로써 P형 주입층(42)을 형성한다.
도 5를 참조하면, 상기 제3 포토레지스트 패턴(도 4의 38)을 제거하고, 상기 제2 질화막 패턴(도 4의 30)을 마스크로한 산화공정을 실시함으로써 상기 제2 질화막 패턴에 의해 노출된 영역에 필드 산화막(44)을 형성한 후, 상기 제2 질화막 패턴을 제거한다. 상기 산화 공정 시 제공되는 열에너지에 의해, 상기 N형 주입층(도 3의 36)과 P형 주입층(도 4의 42) 내의 불순물이 확산하여 엘디엔모스 영역에는 드리프트 영역(36a 및 36b)을, 분리영역(ISO)엔 저농도 P웰(42)을, 고전압 피모스 영역에는 저농도 P- 소오스/ 드레인(42b)과 N웰(20)의 가장자리에 형성되는 레프디피(Field Depletion P-channel; FDP) (36c)를, 고전압 엔모스 영역에는 저농도 N- 소오스/ 드레인(36d)과 P웰(26)의 가장자리에 형성되는 에프디엔(Field Depletion N-channel) (42c)을, 저전압 피모스 영역에는 N웰(20)의 가장자리에 형성되는 에프디피(36c)을, 저전압 엔모스 영역에는 P웰(26)의 가장자리에 형성되는 에프디엔(42d)을 형성한다.
이후, 제2 질화막 패턴(도 4의 30)을 제거하고, 게이트 산화막(46)을 100Å ∼ 1,000Å 정도의 두께로 형성한 후, 다결정실리콘을 1,000Å ∼ 10,000Å 정도의 두께로 증착하여 다결정실리콘막(48)을 형성한다.
도 6을 참조하면, 상기 다결정실리콘막(48) 상에 제4 포토레지스트막을 도포한 후 이를 사진 현상하여 제4 포토레지스트 패턴(66)을 형성한 후, 상기 제4 포토레지스트 패턴(66)을 마스크로 한 사진/식각 공정을 통해서 상기 다결정실리콘막을 패터닝함으로써 엔디엔모스의 P 바디가 형성될 부분과 고전압 피모스의 소오스/ 드레인이 형성될 부분을 노출시키는 다결정실리콘 패턴(48)을 형성한다. 이후, 상기 제4 포토레지스트 패턴(66)과 다결정실리콘 패턴(48)을 마스크로하여 P형의 불순물(68)을 주입함으로써 상기 엔디엔모스의 P 바디가 형성될 부분과 고전압 엔모스의 소오스/ 드레인이 형성된 부분에 P형 주입층(70)을 각각 형성한다.
도 7을 참조하면, 상기 제4 포토레지스트 패턴(도 6의 66)을 제거한 후, 결과물 전면에 문턱전압 조절용 불순물(72)을 이온주입함으로써 각 소자 영역에 문턱전압 조절용 불순물층(74)을 형성한다. 이때, 상기 문턱전압 조절용 불순물(72)은 다결정실리콘 패턴(48)과 게이트 산화막(46)을 통과하여 주입되며, 필드 산호막(44)이 형성되어 있는 부분에는 주입되지 않는다.
도 6 및 도 7에서 설명한 방법으로 엔디엔모스의 P 바디 및 고전압 피모스의 소오스/ 드레인 형성을 위한 이온주입과 문턱전압 조절을 위한 이온주입을 행하면 한번의 사진공정을 생략할 수 있으며, 가장 문제가 되는 엔디엔모스 소자의 드리프트 영역은 에피디피에 의해 열화를 방지할 수 있다.
도 8을 참조하면, 상기 다결정실리콘 패턴(도 7의 48)을 게이트 전극 형성용 제5 포토레지스트 패턴(76)을 마스크로 이용한 사진 식각공정을 통해 패터닝함으로써 엔디엔모스의 게이트 전극(48a)과, 고전압 피모스의 게이트 전극(48b)과, 고전압 엔모스의 게이트 전극(48c)과, 저전압 피모스의 게이트 전극(48d)과, 저전압 엔모스의 게이트 전극(48e)을 형성한다.
도 9를 참조하면, 상기 제5 포토레지스트 패턴(도 8의 76)을 제거한 후, 불순물이 도우프되지 않은 산화막(undoped oxide)을 도포한 후 이를 이방성식각하여 각 게이트 전극들(48a,b,c,d 및 e)의 측벽에 산화막 스페이서(50)을 형성한다.
도 10을 참조하면, N형 불순물을 고농도로 선택적으로 주입하여 엘디엔모스의 소오스/ 드레인(80)과, 고전압 엔모스의 소오스/ 드레인(84)과, 저전압 엔모스의 소오스/ 드레인(88)을 형성하고, P형 불순물을 고농도로 선택적으로 주입하여 엘디엔모스의 P+ 영역(78)과, 고전압 피모스의 소오스/ 드레인(82)과, 저전압 피모스의 소오스/ 드레인(86)을 형성한다.
도 11을 참조하면, 결과물 전면 상에 층간절연층(90)을 형성한 후 이를 패터닝하여 각 소자의 소오스/ 드레인을 부분적으로 노출시킨다. 이후, 금속층을 ??여성한 후 이를 패터닝함으로써 상기 엘디엔모스의 소오스/ 드레인 전극(S,D)과, 상기 고전압 피모스의 소오스/ 드레인 전극(S,D)과, 상기 고전압 엔모스의 소오스/ 드레인 전극(S,D)과, 상기 저전압 피모스의 소오스/ 드레인 전극(S,D)과, 상기 저전압 엔모스의 소오스/ 드레인 전극(S,D)을 형성한다.
본 발명에 의한 씨디모스 제조방법에 의하면, 하나의 마스크를 이용하여 필드 디플리션 N-채널 영역과 필드 디플리션 P-채널 영역을 형성할 수 있으므로 공정을 단순화할 수 있다.

Claims (3)

  1. 실리콘 기판의 엘디모스와, 고전압 피모스 및 엔모스, 저전압 피모스 및 엔모스 영역에 N웰과 P웰을 형성하는 단계;
    상기 실리콘 기판 상에 질화막을 형성한 후 제1 포토레지스트 패턴을 이용하여 이를 식각하고, 계속해서 N형의 불순물을 이온주입하여 엘디모스의 드리프트와, 고농도 엔모스의 저농도 소오스/ 드레인과, 고전압 피모스와 저전압 피모스의 필드 디플리션 P-채널 영역을 동시에 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 제거한 후 제2 포토레지스트 패턴을 형성하고, 계속해서 P형의 불순물을 이온주입을 행하여 고전압 피모스의 저농도 소오스/ 드레인과, 고전압 엔모스와 저전압 엔모스의 필드 디플리션 N-채널 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 씨디모스 제조방법.
  2. 제1항에 있어서,
    상기 제1 포토레지스트 패턴은 엘디모스의 드리프트 영역, 고전압 피모스의 저농도 소오스/ 드레인과 에프디피 영역, 고전압 엔모스의 저농도 소오스/ 드레인과, 에프디엔 영역, 저전압 피모스의 에프디피 영역 및 저전압 엔모스의 에프디엔 영역을 노출시키는 모양이고, 상기 제2 포토레지스트 패턴은 고전압 피모스의 저농도 소오스/ 드레인과, 고전압 엔모스의 에프디엔 영역과, 저전압 엔모스의 에프디엔 영역을 노출시키는 모양인 것을 특징으로 하는 반도체 소자의 씨디모스 제조방법.
  3. 제1항에 있어서,
    상기 필드 디플리션 N-채널 영역을 형성하는 단계 후, 기판 전면에 게이트 산화막과 다결정실리콘막을 형성한 후 제3 포토레지스트 패턴을 이용하여 상기 다결정실리콘막을 사진/ 식각한 후 이온주입하여 엘디모스의 P 바디와 고전압 피모스의 소오스/ 드레인을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 제거한 후 기판 전면에 문턱전압 조절용 불순물을 주입하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 씨디모스 제조방법.
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