JPH0432260A - 半導体装置及びその配線形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ＭＯＳ　（Ｍｅｔａｌ　　ＯｘｉｄｅＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ）？界効果トランジスタ（以下
、ＭＯＳＦＥＴと略称することもある。）を多数有する
半導体装置と、この半導体装置に備わる配″Ｗ（ゲート
電極等の電極も含む、）を形成する際に用いて好適な配
線形成方法とに関するものである。

（従来の技術） 従来から、ｎチャネルＭＯ５ＦＥＴ（以下、ｎＭＯＳＦ
ＥＴと称する。）及びｐチャネル間Ｏ８ＦＥＴ　（以下
、ｐＭＯＳＦＥＴと称する。）を同一基板上に形成し相
補的に用いる０ＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭ
ＯＳ）半導体装置が、低消費電力であること等の点から
、広く用いられている。

このようなＣＭＯＳ装冒の標準的な構成においては、ｐ
ＭＯ５ＦＥＴ及びｎＭＯＳＦＥＴ各々のゲート電極は、
ｎ＋ポリシリコンで共に構成される（例えば、文献■（
ｒＶＬＳＩテクノロジー人門」平凡社（１９８６，９，
１））、これは、比較的容易なプロセスで低抵抗なゲー
ト電極が得られること及び可動イオンをポリシリコン中
に容易にゲッタリング出来ること等の理由からであった
。そして、ｐ及びｎＭＯ５ＦＥＴ各９のゲート電極をｎ
＋ポリシリコンで構成した上述のようなＣＭＯＳ半導体
装置においては、ｎＭＯＳＦＥＴは表面チャネル型とな
り、また、ｐＭＯＳＦＥ下は、そのしきい値電圧ｖｔを
所望の値例えば−０，７Ｖ程度に設定しようとするとチ
ャネル部Ｉｐ型に反転させる必要があることからチャネ
ルがゲート電極下の深い位置に形成されるため、いわゆ
る埋め込みチャネル型となる。

しかし、上述のようにｐＭＯＳＦＥＴが埋め込みチャネ
ル型となっているＣＭＯ３半導体装置では、その高集積
化に伴い各ＭＯＳＦＥＴが微細なものとされると、ｐＭ
ＯＳＦＥＴにおいてパンチスルーが圧し易くなる等のい
わゆる短チヤネル効果が著しくなってしまう。従って、
ＣＭＯＳ半導体装冒の高集積化を進めるうえてｐＭＯＳ
ＦＥＴがネックとなってしまうという問題があった。

そこて、ｎＭＯＳＦＥＴのゲート電極はｎ＋ポリシリコ
ンのままとし、ｐＭＯＳＦＥＴのゲート電極をｐ＋ポリ
シリコンで構成することにより、ｐ及びｎＭＯＳＦＥＴ
共に表面チャネル型とした構成のＣＭＯＳ半導体半導体
装下、異極性ゲートを有するＣＭＯ３半導体装置と称す
ることもある。）に関する研究が従来からなされていた
（例えば、文献■：アイイーディーエム（ＩＥＤＭ）（
１９８７）ｐ、３６７〜３７０）。そして、この文献■
（こよれば、このＣＭＯＳ半導体装冨は、以下のように
製造されていた。第８図（Ａ）〜（Ｃ）は、その説明に
供する図であり文献■に掲載の工程図の一部を引用した
ものである。

先ず、第８図（Ａ）に示すように、ｐ型シリコン基板１
１上にＮウェル１３が公知の方法（こより形成され、次
に、素子分離のため（こＬＯＣＯ８（Ｌｏｃａｌ　　０
ｘｉｄａｔｊ、ｏｎ　　ｏｆ　　Ｓｉ１　ｉ−ｃ　ｏ　
ｎ　）法によりフィールド酸化膜１５が形成され、次に
、例えば熱酸化等のような公知の方法によりゲート酸化
膜１７が形成される（笥８図（Ａ））。

次に、公知の成膜技術によりｐ型シリコン基板１１上に
ノンドープのポリシリコン（図示を省略）が形成され、
その後、公知のフォトリソグラフィ技術及びエツチング
技術によりこのポリシリコンがバターニングされ、ｎ　
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲート電極ｌ　９とｐＭＯＳＦ
ＥＴ（７）ゲート電極２１とが同時に形成される（Ｍ８
図（Ｂ））。

次に、第８図（８）　（コ示Ｔヨウ１ｍ、ｎＭＯＳＦＥ
Ｔ形成予定蒙域に刻し選択的にｎ型不純物としての例え
ばＡｓ＋がイオン注入される。これによりゲート′ＩＩ
１．極１９への不純物ドーピングと、ｎＭＯ５ＦＥＴ側
のソース・ドレイン領域２３の形成とが同時になされる
。

次に、今度は、第８図（Ｃ）に示すように、０ＭＯＳＦ
ＥＴ形成予定領域に対し選択的（こｐ型不純物としての
例えば８「２＋がイオン注入される。

これによりゲート電極２１への不純物ドーピングと、ｐ
ＭＯＳＦＥＴ側のソース・トレイン領域２５の形成とが
同時になされる。この結果、異極性ゲートを有するＣＭ
Ｏ３装冨の主要部が得られる。

上述のような異極性ゲートを有するＣＭＯ３半導体装盲
によれば、ｐＭＯＳＦＥ’Ｔの（〕きい値電圧Ｖｔを合
わせ込む場合、チャネル部はｎＭＯＳＦＥＴ同様に基板
の導電型と同じ導電型と出来熱もその濃度を高く設定し
て行うことが出来るのでトレインからの空乏層の拡がり
を抑制出来る。このため、バンチスルーが生じ１こくく
なる。その詳細な解析は、例えば文献■（アイ　イー　
イーイー　（ＩＥＥＥ）、　　Ｖｏｌ、　　ＥＤ−３２
，Ｎｏ。

３、ｐ、５８４　（１９８５））になされている。

また、上述の異極性ゲート構造とは別に或いはこれに加
えで、ＭＯＳ　Ｆ　Ｅ　Ｔ個々の構造を工夫をすること
で、短チヤネル効果を抑制しようと１゛ることも従来か
らなされていた。

その−例としてオフセット−構造を有するＭ　Ｏ５ＦＥ
Ｔかあった。第９図（Ａ）はこのＭＯＳＦＥＴのゲート
長方向に沿った方向で切った概略的な断面図である。

第９図（Ａ）において、３１はシリコン基板、３３はソ
ース・ドレイン領域、３５はゲート酸化膜、３７はゲー
ト電極、３９はゲート電極３７の側面に設けたサイドウ
オールである。オフセット構造を有するＭＯＳＦＥＴに
おいでは、ソーストレイン領域３３は、サイドウオール
３９形成猾のイオン注入によって形成される。このため
、寅効的なゲート長ｌ、は、サイドウオールを有しでい
ない通常のＭＯＳＦＥＴ（第９図（Ｂ）９照）のゲート
長β２に比べ長く出来るので、その分、短チヤネル効果
を抑制出来た。

ま１こ、他の例としてしＤＤ（Ｌｉ９ｈｔｌｙＤｏｐｅ
ｄ　　Ｄｒａｉｎ）＊造を有するＭＯＳＦＥＴかあっ１
と。第１０図はこのＭＯＳＦＥＴのゲート長方向に沿っ
て切っ１と概略的な断面図Ｃある。

第１ｏ図において、３１〜３９は、第９図を用いて説明
したものと同じものである。また、４１はソース・トレ
イン領域３３の導電型と同し導電型の不純物層であって
不純物濃度かソース・トレイン領域３３のそれより低く
されでいる不純物層（以下、低濃度不純物層４１と称す
る。）である、このＭＯＳＦＥＴＩこおいては、サイド
ウオール３９形成前にゲート電極３？をマスクとしたイ
オン注入によって低濃度不純物層４１が形成され、その
鎗、サイドウオール３９が形成され、その後、ソース・
トレイン領域３３が形成される。

このＬＤＤ構造によれば電界緩和が図れるので、短チヤ
ネル効果と並び微細化の際にｌ！１１１１となるホット
キャリア効果を抑制出来た。

（発明が解決しようとする課題） しかしながら、従来の半導体装置では、各Ｍ○５ＦＥＴ
　（例えばｐ及びｎＭＯＳＦＥＴ）各々のゲート電極の
膜厚は同じにされていた。

このため、例えば、ゲート電極への不純物導入及びソー
ス・トレイン領域形成のための基板への不純物導入を、
同一のイオン工程で一度に行った場合（第８図（Ｂ）又
は第８図（Ｃ）９照）、ソース・トレイン′＃域に対し
ては適正な不純物プロファイルが得られても、ゲート電
極についてはその膜厚に対しこのイオン注入条件が不適
切な場合も生じてしまいゲート電極の不純物プロファイ
ルが所望のものとならない場合があるという問題点があ
った。

また、オフセット構造を有するＭＯＳＦＥＴやＬＤＤ構
造を有するＭＯＳＦＥＴにおいては、サイドウオールは
不可欠であるが、このサイドウオールの当該サイドウオ
ールが設けられている側！面の法線方向における幅（第
９図（Ａ）や第１０図中、Ｗｌで示す、）は、サイドウ
オール形成時にゲート電極側面に形成する絶縁膜の膜厚
に依存する。即ちゲート電極の膜厚によって決定される
。このため、従来の半導体装置のように各Ｍ○５ＦＥＴ
のゲート電極膜厚が同じであると、絶ｗ＃膜の膜厚も同
じになるので各ＭＯ３ＦＥＴのサイドウオール形成を同
一の異方性エツチング工程で行った場合はその幅Ｗ１が
全て同じとなってしまうという問題点があった。半導体
装置においては、場合によってはオフセット幅を一部又
は全部のＭＯＳＦＥＴで違えたい場合があるが、従来構
造ではこれを簡易に行えない。

また、異極性ゲート電極を有するＣＭＯＳ半導体装置の
場合、ゲート電極は、該当する導電型のポリシリコン電
極上に金属シリサイドが積層されたいわゆるポリサイド
構造とされる。その理由は、ｐ及びｎＭＯＳＦＥＴのゲ
ート電極同士を接続しただけではその接続部にｐｎ！合
が出来てしまい０Ｍ０３回路が形成出来ないためこれを
金属シリサイドによって補うためであり、また、ゲート
電極の抵抗を金属シリサイドによって下げるためである
。

しかし、異極性ゲート電極を有するＣＭＯＳ半導体装１
においてゲート電極をポリサイド構造とした場合、製造
工程中で行われる種々の熱処理工程において、一方の導
電型のポリシリコンゲート電極中のドーパントが他方の
導電型のポリシリコンゲート電極中へ、金属シリサイド
を介し拡散するという問題点が生じてしまう、このよう
な不純物の拡散は、ゲート電極とされているポリシリコ
ン中の不純物濃度を変化させるのでポリシリコンの仕事
間数を変え、しきい値電圧Ｖｔを大幅にずらす等信頼性
上野ましくない結果を招いてしまう、異極性ゲート電極
間の金属シリサイドを介しての不純物拡散に起因するし
きい＠ｖｔのシフトについては、例えば文献（アイイー
デイエム　テクニカル　ダイジェスト（ＩＥＤＭ　　Ｔ
ｅｃｈｎｉｃａｌ　　Ｄｉ９ｅｓｔ）、　ｐ、２５２　
（１９８６））に開示されているが、これにつき第１１
図（Ａ）及び（Ｂ）を譬照して簡単に説明する。ここで
、第１１図（Ａ）は、異極性ゲートを有するＣＭＯＳイ
ンバータの構成を概略的に示した平面図、第１１図（Ｂ
）は第１１図（Ａ）のＩ−Ｉ線に沿ってこのＣＭＯＳイ
ンバータを切って示した断面図である。いずれの図も、
中間絶縁膜等は省略しである。また、これら図において
、５］はｐ型シリコン基板、５３はＮウェル領域、５５
はフィールド酸化膜、５７ａはｐＭＯ，５ＦＥＴ側のゲ
ート酸化膜、５７ｂはｎＭＯＳＦＥＴ側のゲート酸化膜
、５９はｐＭＯＳＦＥＴのゲート電極でありこの場合ｐ
＋ポリシリコン、６１はｎＭＯＳＦＥＴのゲート電極で
ありこの場合ｎ＋ポリシリコン、６３は両ゲート電極５
９．６１の接続部、６５は金属シリサイド例えばＷＳｉ
である。ざらに、特に第１１図（Ａ）において、６７．
６９はｐ又はｎＭＯＳＦＥＴのアクティブ領域、７１ａ
、７１ｂはｐＭＯＳＦＥＴのソース−トレインコンタク
ト、７３ａ、７３ｂはｎＭＯＳＦＥＴのソースドレイン
コンタクト、７５は電源５ｖと接続される配線、７７は
当該ＣＭＯＳインバータの出力部となる配線、７９は接
地配線、８１は各ＭＯ３ＦＥＴのソース・ドレイン領域
である。

このような異極性ゲートを有するＣ　Ｍ　ＯＳインバー
タの、５９，６１．６５で構成されるゲート電極におい
で１よ、製造工程中の例えば不純物活性化のための熱処
理によって、ｎＭＯＳＦ巳Ｔのｎ＋ポリシリコンロ１中
のｎ型不純物（例えばＡｓ）が金属シリサイド６５を介
【ノ第１１図中矢印Ｑで示す如＜ｐＭＯ５ＦＥＴのｐ＋
ポリシリコン５９中へ拡散し上述のような問題点を引き
起す。

これを回避するため、第１２図（Ａ）に示すように、金
属シリサイドの、ゲート電極接続部６３上に相当する部
分を寸法Ｌ１１種除去し金属シリサイド！６５ａ、６５
ｂの二部弁に分離して両ゲート電極５９．６１の金属シ
リサイドによる接続をなくし、この状態で熱処理をし、
その後、分１１１Ｍされている金属シリサイド部分６５
ａ、６５ｂを莞１２図（Ｂ）に示すように金属９１によ
って接続することも行われる。しかし、このように金ｆ
ｉ９１によって金属シリサイド部分６５ａ、６５ｂを接
続するためには、金属９１と金属シッフ”イド部分６５
ａ、６５ｂとのオーバーラツプ領域の寸法Ｌ２．Ｌ３（
第１２図（Ｂ）　１Ｆ照）は、マスク合わせ精度やエツ
ヂング変換差１！を考慮しある程度大きくする必要があ
り、また、金属シリサイド部分６５ａ、８５ｂ周の間隙
Ｌ１もリングラフィの露光限界やエツチング工程の再現
性を考えある程度広くする必要がある。その結果、金属
９１による接続に必要な領域の長さＬ４は、Ｌ４”ＬＩ
＋Ｌ２＋Ｌ３となり、著しく大きなものとなるため、微
細化の妨げになるという問題点があった。

この発明はこのような点に鑑みなされたものであり、従
って、この発明の目的は、上述の問題点を解決出来る構
造を有する半導体装置及びこの装置に員わる配線の形成
に用いて好適な配線形成方法を提供することにある。

（課題を解決するための手段） この目的の達成を図るため、この出願の第一発明によれ
ば、同一基板に２個以上のＭＯＳ電界効果トランジスタ
を具える半導体装置において、一部の電界効果トランジ
スタのゲート電極の膜厚を他の電界効果トランジスタの
ゲート電極の膜厚と違えてあること、または、全部のＭ
Ｏ５電界効果トランジスタのゲート電極の膜厚を互いに
違えてあることを特徴とする。

また、この出願の第二発明によれば、 半導体基板上側の所定領域に単結晶シリコン、ポリシリ
コン及び非晶質シリコンのいずれか１種または複数種か
ら成るシリコン層を形成する工程と、 該シリコン層を所定の形状で厚さ方向において一部除去
して該シリコン層に膜厚の異なる領域をを形成する工程
と、 該膜厚の異なる領域間の境界部に構成される段差部に構
成される側壁にシリコン酸化膜又はシリコン窒化膜から
成る側壁膜を形成する工程と、該側壁膜を含む前述のシ
リコン層上に金属層を形成しこの試料に対し熱処理して
金属シリサイドから成る配線を形成する工程とを含むこ
とを特徴とする。

なお、この第二発明の実施に当たり、前述の金属層形成
前に、前述の膜厚の異なる領域毎に異なる導電型の不純
物を導入するのが好適である。

ざらに、この第二発明の実施に当たり、前述の配線ＩＣ
ＭＯＳのｐＭＯＳ及びｎＭＯＳ電界効果トランジスタの
ゲート電極とするのが好適である。

（作用） 第一発明の構成によれば、以下に説明するような作用が
得られる。

■・・・ゲート電極への不純物導入及び当該ＭＯ５ＦＥ
Ｔのソース・ドレイン領域を形成するための基板への不
純物導入を同一イオン注入工程でかつソース・トレイン
領域形成に適正なイオン注入条件で行う方法により半導
体装置を製造する場合でも、この第一発明の構成では当
該ＭＯＳＦＥＴのゲート電極の膜厚を適正なものに這え
ることが出来るのでゲート電極の不純物プロファイルを
適正化出来る。この結果、両者の不純物プロファイルの
調整が容易になる。

■・・・ゲート電極にサイドウオールを具えるＭＯＳＦ
ＥＴにおいてはサイドウオールの幅はゲート電極の膜厚
により制御出来る。従って、同一基板に複数のＭＯＳＦ
ＥＴを具える半導体装置であって少なくとも１個以上の
ＭＯＳＦＥＴがゲート電極にサイドウオールを具えるＭ
ＯＳＦＥＴとされている半導体装置にこの第一発明を適
用した場合、一部のＭＯＳＦＥＴのみにサイドウオール
を設けること、サイドウオール幅を一部のＭＯＳＦＥＴ
においてまたは各ＭＯＳＦＥＴ毎に違えることが容易に
なる。

■・・・異極性ゲートを有するＣＭＯＳ半導体装置を構
成する場合、ｐ及びｎＭＯＳＦＥＴの各々のゲート電極
の膜厚を違えておくと、これらゲート電極の接続部には
これらゲート電極の膜厚差に起因する段差を構成出来る
。さらに、この段差部の膜厚の厚い側のゲート電極側面
には従来公知の方法で容易に側壁膜が形成出来る。ここ
で、異極性ゲートを例えばポリシリコンで構成した場合
で側壁膜を含むこの異極性ゲート上に金属を形成しシリ
サイド化を行うと、シリサイド化は側壁膜上では起きず
異極性ゲート上のみで起こる。従って、側壁膜上の金属
ｌＩＩを除去すると、ｐ及びｎＭＯＳＦＥＴは金属シリ
サイドによっては接続されない状態となる。

また、この出願の第二発明の配線形成方法によれば、シ
リコン層の段差部に設けたシリコン酸化膜上においては
金属シリサイドが形成されないことを利用して金属シリ
サイドのバターニングを行うことが出来る。

（寅施例） 以下、同一基板に２個以上のＭＯ３電界効果トランジス
タを具える半導体装’ａ１ｆｒ、ｐＭＯＳＦＥＴ及びｎ
ＭＯＳＦＥＴ！具えるＣＭＯＳインバータとした例によ
り、案施例の説明を行う。

先ず、第１英施例として、ｐＭＯＳＦＥＴ及びｎＭＯＳ
ＦＥＴ各々のゲート電極の膜厚を違えてあり然もｎＭＯ
ＳＦ　Ｅ　Ｔ、ｆ＋＜Ｌ　ＤＤ構造を有スルＭ○５ＦＥ
ＴであるＣＭＯＳインバータの例を説明する。

第１図（Ａ）　〜（Ｄ）は、第１実７ｉ１ｊ例（７）Ｃ
ＭＯＳインバータの構造説明に供する図であり、特に第
１図（Ａ）はこのインバータを基板上方がら見て概略的
に示した平面図、第１図（Ｂ）〜（Ｄ）は、該インバー
タを第１図（Ａ）のｎ−ｎ線、■−■線またＩＶ−ＩＶ
線に沿って切って概略的に示した断面図である。

第１図（Ａ）〜（Ｄ）において、１０１はｐ型シリコン
基板、１０３はＮウェル、１０５はフィールド酸化膜、
１０７ａ、１０７ｂはｐＭ。

５ＦＥＴのソース・トレイン領域、１０９ａ。

１０９ｂはｎＭＯＳＦＥＴのソース・トレイン領域、１
１１ａ、ｌ１ｌｂはｎＭＯＳＦＥＴのＬＤＤ構造に係る
低濃度不純物層、１１３（はゲート酸化膜である。ざら
に、１１５はｐＭＯＳＦＥＴのゲート電極でありこの場
合はｐ＋ポリシリコンで構成してあり、ざらに１１７は
ｎＭＯＳＦＥＴのゲート電極でありこの場合はｐＭＯＳ
ＦＥＴのゲート電極より膜厚が厚いｎ＋型のポリシリコ
ンで構成しである。さらに、１１９はｎＭＯＳＦＥＴの
ゲート電極１１７側面に備わる側壁膜である。

この第１実施例のＣＭＯＳインバータにおいては、ｎＭ
ＯＳＦＥＴのゲート電極１１７の膜厚をｐＭＯＳＦＥＴ
のゲート電極１１５より厚くしであることにより、ｎＭ
ＯＳＦＥＴのゲート電極１１７のみに側壁膜の形成が可
能になる。このことの理解を容易にするために第１図を
用いて説明したＣＭＯＳインバータの製造方法につき以
下説明する。

１法 第２図（Ａ）〜（１）、第３図（Ａ）〜（Ｉ）及び第４
図（Ａ）〜（Ｉ）は、第１英施例のＣＭ○Ｓインバータ
の製造方法の説明（こ供する図である、特に、第２図（
△）〜（Ｉ）は製造進度に応０インバータの様子を第１
図（Ｂ）と同様な位１の断面図により示した工程図、第
３図（Ａ）〜（Ｉ）は第１図（Ｃ）と同様な位置の断面
図により示した工程図、第４図（Ａ）〜（Ｉ）は第１図
（Ｄ）と同様な位１の断面図により示し１と工程図であ
る。

先ず、公知のフォトリングラフィ技術及びエツチング技
術によりｐ型シリコン基板１０１（以下、基板１０１と
略称することもある。）のｐチャネル領域にＮウェル１
０３を形成する。次に、公知の素子分離法によりこの基
板１０１の所定領域にフィールド酸化膜１０５を形成す
る（第２図〜篤４図の各（ハ）図）。

次に、例えば熱酸化法によりゲート−酸化膜１１３を形
成する。次に、公知の成膜方法によりゲート酸化膜形成
済みの基板１０１上に例えば膜厚が４５０ｎｍのノンド
ープのポリシリコン層１２１を形成する（第２図〜茎４
図の各（８）図）。

次に、ノンドープのポリシリコン層１２１の、ｎＭＯＳ
ＦＥＴ形成予定領域に対応する領域上にレジスト層１２
３を形成し、その猪、ノンドープのポリシリコン層１２
１の、レジス［〜層１２３から露出している領域を公知
のエツチング方法により２５０ｎｍエツチングする（第
２図〜第４図の各（Ｃ）図）。

次に、公知のフォト・リングラフィ技術及びエツチング
技術によりノンドープのポリシリコン１２１をゲート電
極形状にバターニングする。これにより、ｐＭＯ５ＦＥ
Ｔ側においては膜厚が２００ｎ　ｉＴ！でノンドープ状
態のポリシリコンゲート電極１；５ａが得られ、ｎＭＯ
ＳＦＥＴ側においでは膜厚が４５０ｎｍでノンドープ状
態のポリシリコンゲート電極１１７ａが得られる（第２
図〜第４図の各ＣＤ）図）。

次に、基板１０１のｎＭＯＳＦＥＴ形成予定領域以外の
領域をレジスト（図示せず）で覆った竣、この予定領域
にｎ型不純物としての例えばリン（Ｐ）を例えば表面濃
度が３．０Ｘ１０’ａｃｍ−’となるよう（こイオン注
入し、低濃度不純物層１１１ａ、１１１ｂ！形成する（
第２図〜第４図の各（Ｅ）図）、低濃度不純物層形成の
ためのイオン注入の際にはｎＭＯＳＦＥＴ側のノンドー
プ状態のゲート電極１１７ａにもリンが注入されるが、
ここでのイオン注入量はソース・トレイン形成時のそれ
に比べ非常に少いので無視出来る。

次に、イオン注入用のマスクとしで用いたレジストを除
去ｉノ、その後、例えばＣＶＤ法により基板１０１上側
前面に例えば５ＩＯ２膜１２５をゲート電極を埋め込む
ことが出来る程度の膜厚に堆積させる（第２図〜第４図
の各（Ｆ）図）。得られた５ｉｎ２膜］２５の基板面の
法線方向の厚みは、膜厚が厚いゲート電極（この場合は
ゲート電極１１７ａ）の側面部分において最も厚くなる
（第２図（Ｅ）及び笥４図（Ｆ）に日で示す部分譬照）
。

次に、異方性エツチング技術１こより５ｉＯｚＦ１１２
５をエツチングする。この際、Ｓ　ｉ　Ｏ２ｌ１１２５
の、膜厚が厚いゲート電極］１７ａの側面にある部分は
、膜厚が薄いゲート電極１１５ａの側面にある５ｉＯ２
ｔｌｌが全てエツチングされた後においても残存し側Ｖ
膜１１９となる。この結果、ｎＭＯＳＦＥＴ側のゲート
電極１１７ａにのみ側壁膜１１９を形成することが出来
る（第２図（Ｇ）、第４図ＣＧ）’）。

次に、基板１０１のｐＭＯＳＦＥＴ形成予定領域以外の
領域をレジスト（図示せず）で覆った徒、この予定慶域
にｎ型不純物としての例えばＢＦ２イオンを高濃度に（
例えば加速電圧を５０ＫｅＶとしドーズ量％　１．　Ｏ
ｘ　１０Ｉ５ｃｍ−２とした条件で）注入しｐ至高濃度
拡散層即ちｐＭＯＳＦＥＴ側ソース・ドレイン領域１０
７ａ、１０７ｂ１７８形成する。また、このｎ型不純物
のイオン注入の際には、ノンドープポリシリコンゲート
電極１１５ａにもｎ型不純物が同時に注入されるので、
ｐ十型ポリシリコンから成るゲート電極１１５が同時に
得られる（第２図〜第４図の各（Ｈ））。

次に、ｐＭＯＳＦＥＴ側ソース・ドレイン領域形成時の
イオン注入マスクとしたレジストを除去し、今度は、基
板１０１のｎＭＯ５ＦＥＴ形成予定領域以外の領域をレ
ジスト（図示せず）で覆う、その後、この予定領域にｎ
型不純物としての例えばＡｓイオンを高濃度に（例えば
加速電圧を５０ＫｅＶとしドーズｊｌ！５．　Ｏｘ　１
０　”ｃ　ｍ−２とした条件で）注入しｎ型高濃度拡散
層即ち０ＭＯＳＦＥＴ側ソース・トレイン領域１０９ａ
。

１０９ｂを形成する。また、このｎ型不純物のイオン注
入の際には、ノンドープポリシリコンゲート電極１１７
ａにもｎ型不純物が同時に注入されるので、ｎ十型ポリ
シリコンから成るゲート電極１１７が同時に得られる（
第２図〜第４図の各ＣＩ）図）。

このような手順により第１図に示した第１案施例の半導
体装置が得られる。

なお、その後は、図示は省略するが、従来公知の通り、
中間絶縁膜の形成、この中間絶縁膜へのコンタクホール
形成、各種配線形成を行う。

なお、上述の第１実施例は、０ＭＯＳＦＥＴのゲート電
極をｐ＋ポリシリコンで構成し、ｎＭＯＳＦＥＴのゲー
ト電極ｔｎ＋ポリシリコンで構成したいわゆる異極性ゲ
ート構造を有する例であったが、所望のＭＯＳ　Ｆ　Ｅ
　Ｔにのみ側壁膜を設けるという目的のみを考える場合
は、ゲート電極は異極性ゲート構造に限られないことは
明らかである。

また、上述の第１実施例はＣＭＯＳ半導体装置の例であ
ったが、同一基板に同一導電型のＭＯＳＦＥＴを多数具
えた半導体装置についてこれらＭＯＳＦＥＴのうちの所
望のＭＯＳＦＥＴのゲート電極のみに側壁膜を設けたい
場合にもこの発明を適用出来ることは明らかである。

また、この発明は、同一基板にＭＯ３ＦＥＴｌＦ！。

３個以上具える半導体装置において、サイドウオール幅
が異なる３種類以上のＭＯＳＦＥＴを構成したい場合等
にも適用出来る。この場合は、ゲート電極の膜厚が違う
３種類以上のＭＯＳＦＥＴを具える半導体装置が構成さ
れることになる。

次に、第２！ｊｉ施例として、０ＭＯＳＦＥＴ及びｎＭ
ＯＳＦＥＴ各々のゲート電極の膜厚を違えてあり然もこ
れらゲート電極は異極性ゲート構造でかつポリシリコン
及び金属シリサイドで構成されたＣＭＯＳインバータの
例を説明する。

Ｍ５図は、その説明に供する断面図であり、このＭ２実
施例のＣＭＯＳインバータを第１図（Ａ）のＩ−Ｉ線に
相当する位置で切って概略的に示した断面図である。こ
こで、第５図においては、篤１図を用いて説明した構成
成分と同様な構成成分は同一の番号を付して示しである
。また、以下の説明においては、第１図を用いて既に説
明した構成成分についての説明を省略する場合もある。

この第２英施例のＣＭＯＳインバータにおいては、０Ｍ
ＯＳＦＥＴのゲート電極１３１をｐ＋ポリシリコン１１
５及びこの上に積層された金属シリサイド１３３で構成
してあり、また、ｎＭＯＳＦＥＴのゲート電極１３５を
、ｐ＋ポリシリコン１１５とは膜厚が異なる（この寅施
例の場合はｐ１ポリシリコ１１５より膜厚が厚い）ｎ＋
ポリシリコン１１７及びこの上に積層された金属シリサ
イド１３３で構成しである。金属シリサイド１３３とし
ては、従来公知の種々のもの例えばタングステンシリサ
イド（ＷＳｉ）、チタンシリサイド（ＴｉＳｉ２）等を
挙げることが出来る。

ざらに、この第２英施例のＣＭＯＳインバータでは、ｐ
ＭＯＳＦＥＴ及びｎＭＯＳＦＥＴ闇において、ｐ＋ポリ
シリコン１１５及びｎ＋ポリシリコンを互いの側面同士
によって接続してこれらポリシリコン１１５，１１７の
接続部１３７にこれらポリシリコン１１５．１１７の膜
厚差による段差部を構成しである。そして、この段差部
１３９におゆる膜厚が厚い側のポリシリコン（この場合
はｎ＋ポリシリコン１１７）の側壁（こ側壁膜］４１を
設けである。

ざらに、この第２英施例のＣＭＯＳインバータでは、側
壁膜１４１部分上において０ＭＯＳＦＥＴの金属シリサ
イド及びｎＭＯＳＦＥＴの金属シリサイドを非接触状態
としである。

なお、９ＭＯＳＦＥＴの金属シリサイド及びｎＭＯＳＦ
ＥＴの金属シリサイドは、金属シリサイド同士では非接
触状態ということであり、寅際の装置構成においては、
互いは例えば金属等によって電気的に接続（）である。

このような接続例としでは、例えば次のようなものがあ
る。

第６図（Ａ）は、接続例の一例を基板１０１上方から見
た平面図により示したものであり、ｐ及びｎＭＯＳＦＥ
Ｔ各々の金属シワサイド１３３の互いが近接する端部部
分１３３ａ、１３３ｂ及び側壁膜１４１上に金属配線１
５１を設けて金属シリサイド１３３間を接続した例であ
る。

また、第６図（８）は、接続例の他の例を第６図（Ａ）
同様な平面図により示した図である。この例は、ｐ及び
ｎＭＯ５ＦＥＴ各々の金属シリサイド１３３の互いが近
接する端部部分１３３ａ。

１３３ｂ！それぞれ引き出してその引き出し部において
金属配線］５］によって金属シリサイド間を接続した例
である。

この第２芙施例の半導体装置は、ｐ及びｎＭ。

５ＦＥＴのゲート電極の膜厚を互いに違えであるのでそ
の膜厚差により生じる段差部１３９に微細な側壁膜１４
１１１ｊ単に形成出来る。そして、この側壁膜１４１を
用い金属シリサイドを分離出来るという効果が得られる
。このことの理解を容易にするために第５図及び第６図
を用いで説明したＣＭＯＳインバータの製造方法につき
以下説明する。

第７図（Ａ）〜（）−１）は、第２９！：施例のＣＭＯ
Ｓインバータの製造方法の説明に供する図であり、特に
第二発明の配線形成方法を適用してゲート電極を形成す
る工程をその製造進度に応じ第５図に対応する位置での
断面図により示した工程図である。

先ず、ｐ型シリコン基板１０１に、Ｎウェル］０３、フ
ィールド酸化膜１０５、ゲート酸化膜１１３、ゲート電
極の一構成成分となるノンドープポリシリコン層１２１
を第１実施例の製法と同様な製法で形成する（第２図（
Ａ）及び（Ｂ）参照）、ここでは、ゲート酸化１１１１
３はその膜厚が５〜２０ｎｍ程度になるように形成し、
ノンドープポリシリコン層１２１はその膜厚が１００〜
５００ｎｍ程度になるように形成しでいる。

次に、ノンドープポリシリコン１２１上に、このシリコ
ン層１２１のｐＭＯＳＦＥＴ用のゲート電極とされる領
域を覆うレジスト層１７１を形成し、その徒、このレジ
スト層１７１をマスクとしノンドープポリシリコン層］
２１にｎ型不純物としての例えばＰ又はＡｓｈ例えば１
０　”ｃ　ｍ−２〜１０　”ｃ　ｒｒｒ２程度のドーズ
■で５主入する。これによりノンドープシリコン層１２
１は、その部がｎ＋ポリシリコン］２１ｂになる（第７
図（Ａ））。

次に、レジスト層１７１を除去し、その徒、今度は、ｎ
＋ポリシリコン部分１２１ｂ上にレジスト層１７３を形
成する。そして、このレジスト層１７３をマスクとしノ
ンドープポリシリコン層１２１にｎ型不純物としての例
えばＢＦ２を例えば１０１４０　ｍ−２〜１０　”Ｃｍ
−２程度のドーズ■で注入する。これによりノンドープ
シリコン層１２１は、その一部がｐ＋ポリシリコン１２
］ａになる（第７図（Ｂ））。

次に、レジスト層１７３をそのままエツチングマスクと
して用い、ｐ＋ポリシリコン部分を厚さ方向に一部エッ
チングし段差部１３９を得る（第７図（Ｃ））。なお、
このエツチング量は、側壁膜１４１（第５図を照）をど
の程度の大きざとするか等を考慮しで決定する。

次に、レジスト層１７３を除去後、今度は、ｐ＋ポリシ
リコン部分１２１ａ及びｎ＋ポリシリコン部分１２１ｂ
上に、ゲート電極パターニング用レジスト層（図示せず
）を形成しこれをマスクとしてこれらポリシリコンをバ
ターニングし９ＭＯＳＦＥＴのゲート電極１１５及びｎ
ＭＯＳＦＥＴのゲート電極１１７を形成する（第７図（
Ｄ））。

次に、公知の方法によりｐＭＯＳＦＥＴ側のソース・ト
レイン領域及びｎＭＯＳＦＥＴ側のソース・トレイン領
域をそれぞれ形成する（図示せず）。

次に、公知の成膜方法により基板１０１上側全面にシリ
コン酸化膜１７５を形成する。（第７図（Ｅ））、シリ
コン酸化１１１１７５の膜厚は、段差部１３９！埋め込
むことが出来る程度にするのが好適である。

次に、異方性エツチング技術により、シリコン酸化１１
１１７５をｐ十及びｎ＋ポリシリコンゲート電極１１５
，１１７表面が露出するまでエツチングする。このエツ
チングにおいでは、ゲート電極の側面にあるシリコン酸
化膜は残り側壁膜が形成される。第７図（Ｆ）において
は、ｐ÷及びｎ◆ポリシリコンゲート電極１１５，１１
７の接続部の段差部１３９に構成される側壁膜１４１の
み図示し、ゲート電極の他の側面に形成される側壁膜に
ついての図示は省略している。

次に、側！１１１４１形成済み基板上全面に、ポリシリ
コンのシリサイド化が可能な金属例えばチタン１７７を
例えば５０〜１１００ｎ程度の膜厚に公知の成膜方法に
より形成する（第７図（Ｇ））。

次に、チタン成膜済み試料１Ｆｒ６５０℃程度の温度で
アニールして金属シリサイド（この場合はチタンシリサ
イド）１３３を形成する。シリサイド化の反応は、側９
！！１４１上では起こらずゲート電極とされているポリ
シリコン上及びトレイン領域等とされているシリコン基
板上のみで起こる（第７図（Ｈ））。

次に、未反応のチタンを例えば硫酸と過酸化水素水との
混合液等により除去する。この結果、金属シリサイド１
３３は、側壁膜１４１上部分において分離される０次に
、シリサイド化を確英にするために、この試料を今度は
９００　”Ｃ程度の温度で再びアニールする。このよう
な処理を終えると、第５図に示す第２夾施例のＣＭＯＳ
インバータが得られる。

なお、その徒は、図示は省略するが、従来公知の通り、
中間絶縁膜の形成、この中間絶縁膜へのコンタクホール
形成、各種配線形成を行う。

罵７図を用いて説明した方法によれば、ｐ十及びｎ＋ポ
リシリコゲート電極１１５，１１７の接続部に構成され
る段差部１３９に形成した側Ｖ膜を用い金属シリサイド
の分離をセルファライン的に行えるので、金属シリサイ
ドの分離部の幅を非常に微細なものと出来、分離部を再
現性良く形成出来る。

なお、上述した第２実施例の半導体装置の製造方法の説
明においては、ｎＭＯＳＦＥＴ（又はｎＭＯＳＦＥＴ）
のゲート電極への不純物注入と、ソース・トレイン形成
のための基板への不純物注入とを別々の工程で行ってい
るが、ゲート電極及びソース・ドレイン領域への不純物
注入は同一工程で行っても勿論良い。

また、上述した罵２５ｉ！施例の半導体装置の製造方法
の説明においては側ｔｌｉ１４１の形成にシリコン酸化
ｌｌＩを用いていたが、側壁膜の形成にシリコン窒化Ｗ
１ヲ用いても良い。

また、上述においては、第二発明の配線形成方法をｐＭ
ＯＳＦＥＴの異極性ゲートを形成する場合に適用した例
により英施例の説明を行っていたが、この配線形成方法
は、これにのみ適用出来るわけではなく、金属シリサイ
ドの配線のバターニングに広く適用出来ることは明らか
である。

（発明の効果） 上述した説明からも明らかなように、この出願の第一発
明によれば、同一基板に２個以上のＭＯＳＦＥＴを臭え
る半導体装置において、一部または全部のＭＯＳＦＥＴ
のゲート電極の膜厚を他のＭＯＳＦＥＴのゲート電極の
膜厚と違えである。

このため、 ■・・・ゲート電極への不純物導入及び当該ＭＯＳＦＥ
Ｔのソース・トレイン領域を形成するための基板への不
純物導入を同一イオン注入工程でかつソース・トレイン
領域形成に適正なイオン注入条件で行う方法により半導
体装ｔｌＦｒ製造する場合でも、当該ＭＯ５ＦＥＴのゲ
ート電極の膜厚を当該ゲート電極の不純物プロファイル
が適正となるような膜厚に予め出来るので、ゲート電極
及びソース・トレイン領域両者の不純物プロファイルが
適正なＭＯＳＦＥＴを具える半導体装置が提供できる。

■・・・ゲート電極にサイドウオールを具えるＭＯＳＦ
ＥＴにおいてはサイドウオールの幅はゲート電極の膜厚
により制御出来る。従って、この第一発明の構成によれ
ば、一部のＭＯＳＦＥＴのみがサイドウオールを具えて
いる半導体装置、又は、サイドウオール幅が一部のＭＯ
ＳＦＥＴにおいでまたは各ＭＯＳＦＥＴ毎に這っている
半導体装置を容易に提供出来る。

■・・・異極性ゲートを有するＣＭＯ３半導体装置にこ
の第一発明を適用する場合、ｐ及びｎＭＯｓＦＥＴの各
々のゲート電極の膜厚を違える構成と出来る。このため
、ｐ及びｎＭＯｓＦＥＴの各々のゲート電極の接続部に
構成される段差部に側壁膜を設けこの側壁膜上には金属
シリサイドが出来ないことを利用してゲート電極の金属
シリサイドの分離が出来る。

また、この出願の第二発明の配線形成方法によれば、シ
リコン層の段差部に設けたシリコン酸化膜又はシリコン
冨化膜上においては金属シリサイドが形成されないこと
を利用して金属シリサイドのバターニングを行う、ここ
で、この段差部のシリコン酸化膜又はシリコン盲化膜は
、ホトマスク等を用いたリングラフィ等を用い形成する
のではなくこれら膜を成膜後翼方性エツチング等により
セルファライン的に再現良く形成出来る。従って、金属
シリサイド分離幅（第１２図中Ｌｌ）は、従来ではりソ
グラフィ技術の露光限界等から０．４μｍ以上は必要で
あったのに対し、この発明では露光限界等の制約を受け
ないのでより微細に出来る。このため、金属シリサイド
１８：接続する際に必要な面積も小さくて済む、従って
、例えば篤６図（Ｂ）に示したように配線部を引き出す
こと等が出来るので配線パターン設計の自由度を挙げる
こと等も可能になる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は、第１実施例の半導体装置の構
造説明に供する図、 第２図（Ａ）〜（１）、第３図（Ａ）〜（Ｉ）及び第４
図（Ａ）〜（Ｉ）は、第１実施例の半導体装置の製造工
程図、 第５図は、第２英施例の半導体装置の構造説明に供する
図、 笥６図（Ａ）及び（Ｂ）は、非接触状態の金属シリサイ
ド間の接続例を示す図、 第７図（Ａ）〜（Ｈ）は、第２英施例の半導体装置の主
にゲート電極形成工程を示す図、第８図、第９図及び第
１０図は、従来技術の説明に供する図、 第１１図及び第１２図は、従来技術の問題点の説明に供
する図である。 １０１−”　ｐ型シリコン基板 １０３−・・Ｎウェル １０５−・フィールド酸化膜 １０７ａ、１０７ｂ−ｐ１０７ｂ−ｐのソース・ドレイ
ン領域。 １０９ａ、１０９ｂ−ｎ１０９ｂ−ｎのソース・トレイ
ン領域 １１１ａ、　　１１１ｂ＝低不低不純物層１１３−・・
ゲート酸化膜 １１５−・・ｐＭＯＳＦＥＴのゲート電極（ｐ◆ポリシ
リコン） １１７−ｎＭＯｓＦＥＴのゲート電極（ｎ◆ポリシリコ
ン） １１９−・・側壁膜 １２１−・・ノンドープのポリシリコン層１２３−・・
レジスト層 １１５ａ、　　１１７ａ−・・ノンドープ状態のポリシ
リコンゲート電極 １２５＝Ｓ　ｉｏ２１ＩＩｉ １３１−ｐＭＯＳＦＥＴのゲート電極 １３３−・・金属シリサイド １３５−ｎＭＯｓＦＥＴのゲート電極 １３７−・・両ゲート電極の接続部 １３９−・・段差部、　　　１４１−・・側壁膜１５１
−・・金属配線 １３３ａ、１３３ｂ−ｐ及びｎＭＯｓＦＥＴの金属シリ
サイドの端郡部分 ２１ａ・−ｐ＋ポリシリコン部分 ２１ｂ・−ｎ＋ポリシリコン部分 ７１．１７３−−レジスト層 ７５−・・シリコン酸化膜 ７７−・チタン。 特 許 出 願 人 沖電気工業株式会社 第１英施例の半導体製画の製造工程図（ＩＩ−ＩＩ線断
面による）第２図 Ｊ　Ｊ　＋　ｌ　ｌ　Ｊ　！Ａ・ 第１寅施例の半導体装置の製造工程図（ＩＩ−ＩＩ線断
面による）第２図 ｐＭＯＳＦＥＴ ｎＭＯＳＦＥＴ 第５ 図 賊 非接触状態の金属シワサイド闇の接続例を示す口笛６図 ＋　Ｊ　ｊ” ン３ ↓ ＩＢＦ・ 従来技術の説明に供する図 第Ｓ図 ■ 口 ＋　、２　、−一一一 従来技術の説明に供する図 第９図 従来技術の説明に供する図 第１Ｏ図

Claims (8)

【特許請求の範囲】
1. （１）同一基板に２個以上のＭＯＳ電界効果トランジス
   タを具える半導体装置において、 一部の電界効果トランジスタのゲート電極の膜厚を他の
   電界効果トランジスタのゲート電極の膜厚と違えてある
   こと、または、全部のＭＯＳ電界効果トランジスタのゲ
   ート電極の膜厚を互いに違えてあることを特徴とする半
   導体装置。
2. （２）請求項１に記載の半導体装置において、一部の又
   は全部のＭＯＳ電界効果トランジスタのゲート電極の側
   壁に側壁膜を設けてあることを特徴とする半導体装置。
3. （３）請求項２に記載の半導体装置において、前記側壁
   膜の、当該側壁膜が設けられている側壁面の法線方向に
   おける幅を、当該側壁膜が設けられているゲート電極の
   膜厚に応じて違えてあることを特徴とする半導体装置。
4. （４）請求項１に記載の半導体装置において、前記２個
   以上のＭＯＳ電界効果トランジスタとしてｐＭＯＳ及び
   ｎＭＯＳ電界効果トランジスタを含み、 前記ｐＭＯＳ電界効果トランジスタのゲート電極を、ｐ
   型ポリシリコン及びこの上に積層された金属シリサイド
   で少なくとも構成してあり、前記ｎＭＯＳ電界効果トラ
   ンジスタのゲート電極を、前記ｐ型ポリシリコンとは膜
   厚が異なるｎ型ポリシリコン及びこの上に積層された金
   属シリサイドで少なくとも構成してあり、 少なくとも１組のｐＭＯＳ及びｎＭＯＳ電界効果トラン
   ジスタ間において、前記ｐ型ポリシリコン及びｎ型ポリ
   シリコンを互いの側面同士によって接続してこれらポリ
   シリコンの接続部にこれらポリシリコンの膜厚差による
   段差を構成してあり、 該段差部における膜厚が厚い側のポリシリコンの側壁に
   側壁膜を設けてあり、 該側壁膜部分上において前記ｐＭＯＳ電界効果トランジ
   スタの金属シリサイド及びｎＭＯＳ電界効果トランジス
   タの金属シリサイドを非接触状態としてあること を特徴とする半導体装置。
5. （５）請求項４に記載の半導体装置において、非接触状
   態とされた前記ｐＭＯＳ電界効果トランジスタの金属シ
   リサイド及びｎＭＯＳ電界効果トランジスタの金属シリ
   サイド間を、該金属シリサイドとは異種の導電性材料で
   接続してあることを特徴とする半導体装置。
6. （６）半導体基板上側に単結晶シリコン、ポリシリコン
   及び非晶質シリコンのいずれか１種または複数種から成
   るシリコン層を形成する工程と、該シリコン層を所定の
   形状で厚さ方向において一部除去して該シリコン層に膜
   厚の異なる領域をを形成する工程と、 該膜厚の異なる領域間の境界部に構成される段差部に構
   成される側壁にシリコン酸化膜又はシリコン窒化膜から
   成る側壁膜を形成する工程と、該側壁膜を含む前記シリ
   コン層上に金属層を形成しこの試料に対し熱処理して金
   属シリサイドから成る配線を形成する工程とを含むこと を特徴とする配線形成方法。
7. （７）請求項６に記載の配線形成方法において、前記金
   属層形成前に、前記膜厚の異なる領域毎に異なる導電型
   の不純物を導入することを特徴とする配線形成方法。
8. （８）請求項６に記載の配線形成方法において、前記配
   線がＣＭＯＳのｐＭＯＳ及びｎＭＯＳ電界効果トランジ
   スタのゲート電極であることを特徴とする配線形成方法
   。