JPS59125650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特に相補
型ＭＯ８（ＣＭＯ３）半導体装置及びその製造方法に係
る。
型ＭＯ８（ＣＭＯ３）半導体装置及びその製造方法に係
る。
相補型ＭＯ８（０ＭＯ８）半導体装Ｉ〆ばＮチャネルＭ
Ｏ８）ランヅスタ及びＰチャネルＭＯ８）ランジスタを
同−半導体基板又は同一絶縁基板上に設けたもので、優
れた低消費電力性を有する。とうしたＣＭＯ８半導体装
置において、近年、低消費ｆＱ；力性とともに動作の高
速性が求められ、これに伴ってケ゛−ト電極や配線の材
料として多結晶シリコンに替って低抵抗の金属又は金属
シリサイドが用いられている。特に、金属シリサイドは
多結晶シリコンと同様に半導体装置の製造工程での熱処
理温度（１２００℃程度）まで１耐えることができ、し
かも弗酸系のエツテング液やＣＦ４７’ラズマを用いて
エツチングできる。外だ、金属と異なり銅酸性を有する
ので硫酸、塩酸、王水等を用いて洗浄できるという特長
を有する。
Ｏ８）ランヅスタ及びＰチャネルＭＯ８）ランジスタを
同−半導体基板又は同一絶縁基板上に設けたもので、優
れた低消費電力性を有する。とうしたＣＭＯ８半導体装
置において、近年、低消費ｆＱ；力性とともに動作の高
速性が求められ、これに伴ってケ゛−ト電極や配線の材
料として多結晶シリコンに替って低抵抗の金属又は金属
シリサイドが用いられている。特に、金属シリサイドは
多結晶シリコンと同様に半導体装置の製造工程での熱処
理温度（１２００℃程度）まで１耐えることができ、し
かも弗酸系のエツテング液やＣＦ４７’ラズマを用いて
エツチングできる。外だ、金属と異なり銅酸性を有する
ので硫酸、塩酸、王水等を用いて洗浄できるという特長
を有する。
ところで、ＣＭＯ８半導体装置においてスイッチング動
作を高速化するためには、上述したケ゛−ト電極及び配
線を低抵抗化することのほかにトランジスタのしきい値
′電圧を浅く設定することが必要である。
作を高速化するためには、上述したケ゛−ト電極及び配
線を低抵抗化することのほかにトランジスタのしきい値
′電圧を浅く設定することが必要である。
しかしながら、ＣＩφＯ８半導体装置においてゲート電
極側斜を多結晶シリコンから金属シリサイドに替えても
Ｎチャネル及びＰチャネルのＭＯＳ ）ランノスタのし
きい値電圧を両者とも浅く設定するという条件は満たさ
れない。例えば、第１図にケ゛−ト絶縁膜として５００
Ｘ厚さのＳ ｉ０２膜を用い、チャネル領域にイオン注
入された不純物１ｉ１とその時のしきい値電圧との関係
を示す。
極側斜を多結晶シリコンから金属シリサイドに替えても
Ｎチャネル及びＰチャネルのＭＯＳ ）ランノスタのし
きい値電圧を両者とも浅く設定するという条件は満たさ
れない。例えば、第１図にケ゛−ト絶縁膜として５００
Ｘ厚さのＳ ｉ０２膜を用い、チャネル領域にイオン注
入された不純物１ｉ１とその時のしきい値電圧との関係
を示す。
前記不純物としてはＮチャネルのＭＯＳ トランジスタ
にはボロンを、ＰチャネルのＭＯＳ ）ランヅスタには
砒素が用いられている。第１図中Ｎ、はゲート霜：極と
してＮ型多結晶シリコンを用いだＮチャネルＭＯＳ ）
ランヅスクの特性線、Ｎ２はケ゛−ト電極としてＭｏＳ
ｉ２を用いた同トランジスタの特性線、Ｐｌはケ゛−ト
電極としてＮ型多結晶シリコンを用いだＰチャネルＭＯ
８）ランヅスタの特性線、Ｐｚはケ゛−ト電極としてＭ
ｏＳｉ２を用い冗同トランジスタの特性線である。第１
図から明らかなようにケ゛−ト電極をＮ型多結晶シリコ
ンからＭｏＳｉ２に替えると、Ｎチャネル及びＰチャネ
ルのＭＯＳ ）ランノスタのしきい値電圧はともに正方
向に約０，７Ｖシフトする。これは、Ｎ型多結晶シリコ
ンとＭｏ’！； ｉ ２との仕事函数差が約０．７Ｖあ
るためである。したがって’Ｉ ＣＭＯ８半導体半導体
装−ト電極をＭｏＳｉ２で形成して低抵抗化を図ろうと
するとＮチャネル及びＰチャネルのＭＯＳ ）ランジス
タのしきい値ｆ＋−＋’、圧を両者とも浅く設定するこ
とができず、高速化が制限されるという欠点があった。
にはボロンを、ＰチャネルのＭＯＳ ）ランヅスタには
砒素が用いられている。第１図中Ｎ、はゲート霜：極と
してＮ型多結晶シリコンを用いだＮチャネルＭＯＳ ）
ランヅスクの特性線、Ｎ２はケ゛−ト電極としてＭｏＳ
ｉ２を用いた同トランジスタの特性線、Ｐｌはケ゛−ト
電極としてＮ型多結晶シリコンを用いだＰチャネルＭＯ
８）ランヅスタの特性線、Ｐｚはケ゛−ト電極としてＭ
ｏＳｉ２を用い冗同トランジスタの特性線である。第１
図から明らかなようにケ゛−ト電極をＮ型多結晶シリコ
ンからＭｏＳｉ２に替えると、Ｎチャネル及びＰチャネ
ルのＭＯＳ ）ランノスタのしきい値電圧はともに正方
向に約０，７Ｖシフトする。これは、Ｎ型多結晶シリコ
ンとＭｏ’！； ｉ ２との仕事函数差が約０．７Ｖあ
るためである。したがって’Ｉ ＣＭＯ８半導体半導体
装−ト電極をＭｏＳｉ２で形成して低抵抗化を図ろうと
するとＮチャネル及びＰチャネルのＭＯＳ ）ランジス
タのしきい値ｆ＋−＋’、圧を両者とも浅く設定するこ
とができず、高速化が制限されるという欠点があった。
本発明は上記欠点を解消するためになされたものであり
、ケ゛−ト衛、極を低抵抗化するとともにＮチャネル及
びＰチャネルのＭＯＳ トランジスタのしきい値電圧を
両者ともに浅く設定して高速化を達成し得るＣＭＯ８半
勇体装１６”砺の半導体装置及びその製造方法を提供し
ようとするものである。
、ケ゛−ト衛、極を低抵抗化するとともにＮチャネル及
びＰチャネルのＭＯＳ トランジスタのしきい値電圧を
両者ともに浅く設定して高速化を達成し得るＣＭＯ８半
勇体装１６”砺の半導体装置及びその製造方法を提供し
ようとするものである。
本願第１の発明の半導体装Ｉ、 ｉｊ、第］及び第２の
ダート電極の少なくともそれぞれの素子領域に面する側
を互いに仕事函数の異なるケ゛−１・電極材料により形
成し、Ｎチャネル及びＰチャネルのＭＯＳ ）ランヅス
タのしきい１面妬−圧を両者ともに浅く設定しようとす
るものである。こうした半導体装置としては例えは第１
のケ゛−ト電極がＮ型多結晶シリコンと金属シリサイド
のニ一層構造をなし、第２のケ゛−ト電極が金属シリサ
イドからなり、第１のケ゛−ト電極がＮチャネルＭＯＳ
）ランノスタの一構成部材であり、第２０ケゞ−ト電
極がＰチャネルＭＯ８）ランノスタの一構成部材である
構造のもの等を挙けることができる。
ダート電極の少なくともそれぞれの素子領域に面する側
を互いに仕事函数の異なるケ゛−１・電極材料により形
成し、Ｎチャネル及びＰチャネルのＭＯＳ ）ランヅス
タのしきい１面妬−圧を両者ともに浅く設定しようとす
るものである。こうした半導体装置としては例えは第１
のケ゛−ト電極がＮ型多結晶シリコンと金属シリサイド
のニ一層構造をなし、第２のケ゛−ト電極が金属シリサ
イドからなり、第１のケ゛−ト電極がＮチャネルＭＯＳ
）ランノスタの一構成部材であり、第２０ケゞ−ト電
極がＰチャネルＭＯ８）ランノスタの一構成部材である
構造のもの等を挙けることができる。
また、本願第２の発明の半導体装置の製造方法は第１及
び第２の素子領域表面に絶縁膜を介して第１のケ゛−ト
電極制料パターン（例えば多糺晶シリコン・ぐターン）
を形成し、それぞれの素子領域に不純物をイオン注入し
た後、第２の素子領域上の第１のケ゛−ト電極材料パタ
ーンの膜厚を減少させ、更に第２の素子領域上の膜厚の
薄い第１のケ゛−ト電極材料パターンをすべて該第１の
ケ゛−ト電極材料と仕事函数の異なる第２０ケ゛−ト電
極材料（例えは金属シリサイド）に変換して第２のダー
ト電極を形成するとともに第１の素子領域上の第１のゲ
ート電極材料・やターンを少なくとも第１の素子領域に
面する側に第１のケ゛−ト電極材料が残存するようにそ
の上層部を第２のダート電極材料に変換して第１のケ゛
−ト電極を形成することにより、本願第１の発明におけ
るダート電極構造を有する半導体装１６を簡便に製造し
ようとするものである。
び第２の素子領域表面に絶縁膜を介して第１のケ゛−ト
電極制料パターン（例えば多糺晶シリコン・ぐターン）
を形成し、それぞれの素子領域に不純物をイオン注入し
た後、第２の素子領域上の第１のケ゛−ト電極材料パタ
ーンの膜厚を減少させ、更に第２の素子領域上の膜厚の
薄い第１のケ゛−ト電極材料パターンをすべて該第１の
ケ゛−ト電極材料と仕事函数の異なる第２０ケ゛−ト電
極材料（例えは金属シリサイド）に変換して第２のダー
ト電極を形成するとともに第１の素子領域上の第１のゲ
ート電極材料・やターンを少なくとも第１の素子領域に
面する側に第１のケ゛−ト電極材料が残存するようにそ
の上層部を第２のダート電極材料に変換して第１のケ゛
−ト電極を形成することにより、本願第１の発明におけ
るダート電極構造を有する半導体装１６を簡便に製造し
ようとするものである。
以下、本発明をＣＭＯＳインバータに適用した実施例を
第２図（ａ）〜（ｉ）図示の製造方法を併ｆｔ［： シ
て説明する。
第２図（ａ）〜（ｉ）図示の製造方法を併ｆｔ［： シ
て説明する。
址ず、Ｎ型シリコン基板１にＰ型ウェル領域２を形成し
た後、選択酸化法により例えは厚さ８０００Ｘのフィー
ルド酸化膜３を形成した。次に、このフィールド酸化膜
３によって分離された島状の第１及び第２の素子領域表
面にψ１４ス一は厚さ３００Ｘのケ゛−ト酸化膜となる
熱酸化ｖ４存・形成した（第２図（ａ）図示）。なお、
ここで必要があれば、しきい値制御のためにウェル領域
２にボロン等、ウェル領域２以外の基板Ｊにリン等のチ
ャネルイオン注入を行なってもよい。
た後、選択酸化法により例えは厚さ８０００Ｘのフィー
ルド酸化膜３を形成した。次に、このフィールド酸化膜
３によって分離された島状の第１及び第２の素子領域表
面にψ１４ス一は厚さ３００Ｘのケ゛−ト酸化膜となる
熱酸化ｖ４存・形成した（第２図（ａ）図示）。なお、
ここで必要があれば、しきい値制御のためにウェル領域
２にボロン等、ウェル領域２以外の基板Ｊにリン等のチ
ャネルイオン注入を行なってもよい。
次いで、全面に例えば砒素着のＮ型不純物を含む厚さ４
０００Ｘの多結晶シリコン膜を堆積した後、・ぐターニ
ングしてＮ型多結晶シリコン・ぐターン５１．．５２を
形成したく同図（ｂ）図示）。
０００Ｘの多結晶シリコン膜を堆積した後、・ぐターニ
ングしてＮ型多結晶シリコン・ぐターン５１．．５２を
形成したく同図（ｂ）図示）。
次いで、Ｐ型ウェル領域２以外の基板１上にホトレノス
ト Ｖ．）ストックターン６及びＰ型ウェル領域２上のＮ型
多結晶シリコンパターン５】をマスクとして例えば砒素
を加速エネルギー４ ０ ］＜ｅＶ、ドーズｉｊｉ，’
５ Ｘ １ ０ ７ｃｍ２の条件でイオン注入し、
砒素イオン注入層７を形成した（同図（ｃ）図示）。
ト Ｖ．）ストックターン６及びＰ型ウェル領域２上のＮ型
多結晶シリコンパターン５】をマスクとして例えば砒素
を加速エネルギー４ ０ ］＜ｅＶ、ドーズｉｊｉ，’
５ Ｘ １ ０ ７ｃｍ２の条件でイオン注入し、
砒素イオン注入層７を形成した（同図（ｃ）図示）。
次いで、前記ホトレノスト・ぐター７６を除去した後、
Ｐ型ウェル領域２上にホトレジスト・！ターン８を形成
した。っづいで、該ホトレジストパターン８及びＰ型ウ
ェル領域２以外の基板１上のＮ 型多結晶シリコンパタ
ーン５２ヲマスクとしてボロンを加速エネルギー２ｏｋ
ｅ■、ドーズｆｉａ− ５ Ｘ １ ０ ７ｃｍ２の
条件でイオン注入し、ボロンイオン注入Ｎ．９を形成し
た（同図（ｄ）図示少。
Ｐ型ウェル領域２上にホトレジスト・！ターン８を形成
した。っづいで、該ホトレジストパターン８及びＰ型ウ
ェル領域２以外の基板１上のＮ 型多結晶シリコンパタ
ーン５２ヲマスクとしてボロンを加速エネルギー２ｏｋ
ｅ■、ドーズｆｉａ− ５ Ｘ １ ０ ７ｃｍ２の
条件でイオン注入し、ボロンイオン注入Ｎ．９を形成し
た（同図（ｄ）図示少。
次いで、前記ホトレヅスｌーパターン８をマスクとして
反応性イオンエツチング法（ ＲＩＥ法）により前記Ｐ
型ウェル領域２以外の基板１上のＮ型多結晶シリコンパ
ターン５２を最初の約半分の厚さ２０００Ｘになる才で
エツチングしてＮ型多結晶シリコンパターン５２′を形
成した（同図（ｅ）図示）。
反応性イオンエツチング法（ ＲＩＥ法）により前記Ｐ
型ウェル領域２以外の基板１上のＮ型多結晶シリコンパ
ターン５２を最初の約半分の厚さ２０００Ｘになる才で
エツチングしてＮ型多結晶シリコンパターン５２′を形
成した（同図（ｅ）図示）。
次いで、前記ホトレジストパターン９を除去した後、全
面に厚さ２ ０ ０ ０ Ｘ（７） ＣＶＤ−Ｓ ｉ０
２ ｐｌ−７ １ ０を堆積した（同図（ｆ）図示）。
面に厚さ２ ０ ０ ０ Ｘ（７） ＣＶＤ−Ｓ ｉ０
２ ｐｌ−７ １ ０を堆積した（同図（ｆ）図示）。
次イテ、ＲＩＥ法により該ＣＶＤ−Ｓｉ０２ ＆４ １
０をその膜厚分だけエツチングした。この時、前記Ｎ
型多結晶シリコンｉＰターン勾，５２′の側面に堆積し
たＣＶＤ−Ｓｉ０２膜１ｏは垂直方向の膜厚が厚いため
、これらＮ型多結晶シリコンパターン５１１５２’ノ側
面にのみ残存ＣＶＤ−ＳｉＯｚ膜１ ０’ −が形成さ
れた。これら残存ＣＶＤ−Ｓｉ０２膜１ ０’・・は後
記するＭｏＳｉ２膜のケ゛ート電極側面への付渚を防止
する効果を有する（同図（ｇ１図示）、。
０をその膜厚分だけエツチングした。この時、前記Ｎ
型多結晶シリコンｉＰターン勾，５２′の側面に堆積し
たＣＶＤ−Ｓｉ０２膜１ｏは垂直方向の膜厚が厚いため
、これらＮ型多結晶シリコンパターン５１１５２’ノ側
面にのみ残存ＣＶＤ−ＳｉＯｚ膜１ ０’ −が形成さ
れた。これら残存ＣＶＤ−Ｓｉ０２膜１ ０’・・は後
記するＭｏＳｉ２膜のケ゛ート電極側面への付渚を防止
する効果を有する（同図（ｇ１図示）、。
次いで、スパッタ法により全曲に例えば厚さ２０００Ｘ
（７）ＭＯ−膜１ノを蒸着した俊、１ｏｏｏ℃のＮ２雰
囲気中で１５分間熱処理し、Ｍｏと多結晶シリコンとを
反応させた。この際、前記Ｎ型多結晶シリコン・やター
ン５１はその上半分だけがＭｏＳ＋２膜１ ２，となる
。一方、前記Ｎ型多結晶シリコン・ぐターン５２′は完
全にＭｏＳｉ２膜１２２となる。なお、この工程におい
てＮ型多結晶シリコン・や夕〜７５， 、 ５２’の側
面には残存ＣＶＤ−ＳｉＯ２膜１ ０’・・・が存在す
るため、これら側面でのＭｏＳ＋２膜の形成を阻止でき
る。′＝！た、この熱処理により前記砒素イオン注入層
７が活性化してウェル領域２にＮ＋型ソース、ドレイン
領域１ 、？ 、 １ ４が、前記ボロンイオン注入層
９が活１９二化してウェル領域２以外の基板１にＰ＋型
ソース、ドレイン領域１５．１６がそれぞれ形成された
。こうした工程によりウェル領域２にＮ型多結晶シリコ
ンツヤターン５１とＭｏＳ＋２膜１２１との二層構造を
なした第１のケ゛ート電極を構成部材とするＮチャネル
トランジスタが、ウェル領域２以外の基板ｌにＭｏＳｉ
２膜１２□からなる第２のケ゛ート電極を構成部材とす
るＰチャネルトランジスタがそれぞれ形成された（同図
（ｈ）図示）。
（７）ＭＯ−膜１ノを蒸着した俊、１ｏｏｏ℃のＮ２雰
囲気中で１５分間熱処理し、Ｍｏと多結晶シリコンとを
反応させた。この際、前記Ｎ型多結晶シリコン・やター
ン５１はその上半分だけがＭｏＳ＋２膜１ ２，となる
。一方、前記Ｎ型多結晶シリコン・ぐターン５２′は完
全にＭｏＳｉ２膜１２２となる。なお、この工程におい
てＮ型多結晶シリコン・や夕〜７５， 、 ５２’の側
面には残存ＣＶＤ−ＳｉＯ２膜１ ０’・・・が存在す
るため、これら側面でのＭｏＳ＋２膜の形成を阻止でき
る。′＝！た、この熱処理により前記砒素イオン注入層
７が活性化してウェル領域２にＮ＋型ソース、ドレイン
領域１ 、？ 、 １ ４が、前記ボロンイオン注入層
９が活１９二化してウェル領域２以外の基板１にＰ＋型
ソース、ドレイン領域１５．１６がそれぞれ形成された
。こうした工程によりウェル領域２にＮ型多結晶シリコ
ンツヤターン５１とＭｏＳ＋２膜１２１との二層構造を
なした第１のケ゛ート電極を構成部材とするＮチャネル
トランジスタが、ウェル領域２以外の基板ｌにＭｏＳｉ
２膜１２□からなる第２のケ゛ート電極を構成部材とす
るＰチャネルトランジスタがそれぞれ形成された（同図
（ｈ）図示）。
次いで、未反応のＭｏ膜１１を王水で除去した後、全面
に例えば厚さ３０００ＸのＣＶＤ−Ｓｉ０２膜１７を堆
積し、−コンタクトボール１８、・・・を開孔した。つ
づいて、全面にＡｔ−Ｓｉ膜を蒸着した後、Ａ？ターニ
ングして配線１９、・・を形成し、ＣＭＯＳインバータ
を製造した（同図（１）図示）。
に例えば厚さ３０００ＸのＣＶＤ−Ｓｉ０２膜１７を堆
積し、−コンタクトボール１８、・・・を開孔した。つ
づいて、全面にＡｔ−Ｓｉ膜を蒸着した後、Ａ？ターニ
ングして配線１９、・・を形成し、ＣＭＯＳインバータ
を製造した（同図（１）図示）。
しかして、本発明のＣＭＯＳインバータは第２図（＋）
に示す如く、Ｐ型ウェル領域２の島状の第１の素子領域
に互いに「に気的に分肉ｌ（されだＮ＋型のソース、ド
レイン領域１３ 、１４を設け、これらソース、ドレイ
ン領域１３．１４間に挾まれた部分を少なくとも含む領
域上に熱酸化膜４を介してＮ型多結晶シリニンパターン
勾とＭｏＳ＋２膜１ ２，との二層構造をなす第１のり
゛ート電極を設け、かつ前記Ｐ型ウェル領域２以外のＮ
型シリコン基板１の島状の第２の素子領域に互いに電気
的に分離されたＰ型のソース、ドレイン領域１５ 、１
６を設け、これらソース、ドレイン領域１５．１６間に
挾まれた部分を少なくとも含む領域上に熱酸化膜４を介
してＭｏＳｉ２膜１２２からなる第２のケ゛ート電極を
設けた構造となっている。つまり、Ｐ型ウェル領域２の
第１の素子領域に形成されだＮチャネルＭＯＳトランジ
スタのしきい値電圧は第１のケ゛−ト電極の下層、すな
わち素子領域に面する側のＮ増多結晶ンリコン５１の仕
事函数により決定され、一方、Ｐ型ウェル領域２以外の
基板１の第２の素子領域に形成されたＰチャネルＭＯ８
トランジスタのしきい値電圧は第２のダート電極である
ＭｏＳ＋２膜１２２の仕事函数により決定される。した
かって、既述した第１図の特性図に示す如く、Ｎチャネ
ルＭＯ８トランジスタ及びＰチャネルＭＯＳトランジス
タのしきい値電圧をともに浅く設定することかでき、ス
イッチング動作の高速化を達成できる。また、第２のダ
ート電極はＭｏＳｉ膜１２２のみによって形成され、第
１のクー゛−ト電極も上層にＭｏＳｉ膜１２１が形成さ
れており、これらのシート抵抗値はＮ型多結晶シリコン
のみで龜 形成されている場合の３０〜５０Ω口から２〜３Ωαへ
と低減することができ、信号伝搬遅延時間の大幅な短縮
を図ることができる。
に示す如く、Ｐ型ウェル領域２の島状の第１の素子領域
に互いに「に気的に分肉ｌ（されだＮ＋型のソース、ド
レイン領域１３ 、１４を設け、これらソース、ドレイ
ン領域１３．１４間に挾まれた部分を少なくとも含む領
域上に熱酸化膜４を介してＮ型多結晶シリニンパターン
勾とＭｏＳ＋２膜１ ２，との二層構造をなす第１のり
゛ート電極を設け、かつ前記Ｐ型ウェル領域２以外のＮ
型シリコン基板１の島状の第２の素子領域に互いに電気
的に分離されたＰ型のソース、ドレイン領域１５ 、１
６を設け、これらソース、ドレイン領域１５．１６間に
挾まれた部分を少なくとも含む領域上に熱酸化膜４を介
してＭｏＳｉ２膜１２２からなる第２のケ゛ート電極を
設けた構造となっている。つまり、Ｐ型ウェル領域２の
第１の素子領域に形成されだＮチャネルＭＯＳトランジ
スタのしきい値電圧は第１のケ゛−ト電極の下層、すな
わち素子領域に面する側のＮ増多結晶ンリコン５１の仕
事函数により決定され、一方、Ｐ型ウェル領域２以外の
基板１の第２の素子領域に形成されたＰチャネルＭＯ８
トランジスタのしきい値電圧は第２のダート電極である
ＭｏＳ＋２膜１２２の仕事函数により決定される。した
かって、既述した第１図の特性図に示す如く、Ｎチャネ
ルＭＯ８トランジスタ及びＰチャネルＭＯＳトランジス
タのしきい値電圧をともに浅く設定することかでき、ス
イッチング動作の高速化を達成できる。また、第２のダ
ート電極はＭｏＳｉ膜１２２のみによって形成され、第
１のクー゛−ト電極も上層にＭｏＳｉ膜１２１が形成さ
れており、これらのシート抵抗値はＮ型多結晶シリコン
のみで龜 形成されている場合の３０〜５０Ω口から２〜３Ωαへ
と低減することができ、信号伝搬遅延時間の大幅な短縮
を図ることができる。
また、本発明のＣＭＯＳインバータのように第１のケ゛
−ト電極がＮ型多結晶シリコンとＭｏＳｉ２との二層構
造をなし、第２のり−８−ト矩、極がΔ４ｏＳ ｉ ２
からなる構造の半導体装置を製造する方法としては上記
実施例で用いた方法以外に例えばＪ以下のような方法が
考えられる。
−ト電極がＮ型多結晶シリコンとＭｏＳｉ２との二層構
造をなし、第２のり−８−ト矩、極がΔ４ｏＳ ｉ ２
からなる構造の半導体装置を製造する方法としては上記
実施例で用いた方法以外に例えばＪ以下のような方法が
考えられる。
まず、第２図（ａ）図示のようにＮ型シリコンノ。（板
ＫＰ型ウェル領域を形成した後、フィールド酸化膜を形
成し、更にケ゛−１・酸化膜となる熟成化膜を形成する
。次に、全面にＮ型多結晶シリコン膜を堆積しだ佐、Ｐ
型つェル領域上を覆うホトレノストパターンを形成し、
これをマスクとしてＰ型ウェル領域以外の基板上のＮ型
多結晶シリコン膜をエツテングする。つついて、Ａ！Ｊ
記ホトレヅストパターンを除去した汝、全面にスパッタ
法によりＭｏＳ＋２股を堆積する。つついて、ホトレノ
ストパターンを用いてＭｏＳ＋２膜及びＮ型多結晶シリ
コン膜をｌｌｌｉｔ次パクーニングしてＰ型つェル領域
上でＮ型多結晶シリコンとＭｏＳｉ２膜のこ層構造をな
す第１のケ゛−ト’ｉ、ｉ、ｉ、’極を、ウェル領域以
外の基板上でＭｏＳｉ２膜からなる第２のゲート電極を
形成する。以下、ホトレジスト・ｅターンを除去した後
、通常の工程に従いＮ＋型ソース、ドレイン領域、ハ型
ソース、ドレイン領域、配線等を形成してＣＭＯＳイン
バータを製造する。
ＫＰ型ウェル領域を形成した後、フィールド酸化膜を形
成し、更にケ゛−１・酸化膜となる熟成化膜を形成する
。次に、全面にＮ型多結晶シリコン膜を堆積しだ佐、Ｐ
型つェル領域上を覆うホトレノストパターンを形成し、
これをマスクとしてＰ型ウェル領域以外の基板上のＮ型
多結晶シリコン膜をエツテングする。つついて、Ａ！Ｊ
記ホトレヅストパターンを除去した汝、全面にスパッタ
法によりＭｏＳ＋２股を堆積する。つついて、ホトレノ
ストパターンを用いてＭｏＳ＋２膜及びＮ型多結晶シリ
コン膜をｌｌｌｉｔ次パクーニングしてＰ型つェル領域
上でＮ型多結晶シリコンとＭｏＳｉ２膜のこ層構造をな
す第１のケ゛−ト’ｉ、ｉ、ｉ、’極を、ウェル領域以
外の基板上でＭｏＳｉ２膜からなる第２のゲート電極を
形成する。以下、ホトレジスト・ｅターンを除去した後
、通常の工程に従いＮ＋型ソース、ドレイン領域、ハ型
ソース、ドレイン領域、配線等を形成してＣＭＯＳイン
バータを製造する。
すなわち、この方法ではＮ型多結晶シリコンとＭｏＳｉ
２膜の二層構造をなす第１のケ゛−ト電極とＭｏＳ＋２
膜からなる第２のダート電極を形成するために通常のＣ
ＭＯ８製造工程よりも一回余分に写真蝕刻工程が必要と
々す、歩留りが低下するおそれがある。
２膜の二層構造をなす第１のケ゛−ト電極とＭｏＳ＋２
膜からなる第２のダート電極を形成するために通常のＣ
ＭＯ８製造工程よりも一回余分に写真蝕刻工程が必要と
々す、歩留りが低下するおそれがある。
これに対して上記実施例で用いた方法では第２図（ｂ）
図示の工程でＮ型多結晶シリコン・ぐターン５．．５２
を形成すれば、同図（Ｃ）及び（ｄ）図示のイオン注入
工程を経た後、更に同図（ｅ）図示のＲＩＥにより多結
晶シリコン・ぐターン５２の膜厚を約半分に減少させる
工程、同図（ｆ）及び（ｇ）図示のＲＩＥによりＮ型多
結晶シリコンパターン５．．５２’の側面にＣＶＤ−８
ｉ０２膜１０′、・・・を残存さぜる工程を経て、同図
（ｈ）図示のＮ型多結晶シリコン・ぐターン５１，５□
′とＭＯ膜１ノとの反応によりＮ型多結晶シリコンパタ
ーン５□とＭｏＳｉ２ 膜１２＋の二Ｊｆ；構造をなす
第１のグ゛−ト電極とＭｏＳｉ２膜１２□からなる第２
のダート電極を形成することができる。
図示の工程でＮ型多結晶シリコン・ぐターン５．．５２
を形成すれば、同図（Ｃ）及び（ｄ）図示のイオン注入
工程を経た後、更に同図（ｅ）図示のＲＩＥにより多結
晶シリコン・ぐターン５２の膜厚を約半分に減少させる
工程、同図（ｆ）及び（ｇ）図示のＲＩＥによりＮ型多
結晶シリコンパターン５．．５２’の側面にＣＶＤ−８
ｉ０２膜１０′、・・・を残存さぜる工程を経て、同図
（ｈ）図示のＮ型多結晶シリコン・ぐターン５１，５□
′とＭＯ膜１ノとの反応によりＮ型多結晶シリコンパタ
ーン５□とＭｏＳｉ２ 膜１２＋の二Ｊｆ；構造をなす
第１のグ゛−ト電極とＭｏＳｉ２膜１２□からなる第２
のダート電極を形成することができる。
したがって、上記実施例で用いた方法では通常のＣＭＯ
８製造工程と写真蝕刻工程の回数が同じであり大幅に歩
留りが低下するおそれがない。
８製造工程と写真蝕刻工程の回数が同じであり大幅に歩
留りが低下するおそれがない。
また、ＲＩＥ等を用いた比較的簡便な工程を追加するだ
けで第２図（ｉ）図示のスイッチング動作の高速化した
ＣＭＯＳインバータを製造することができる。
けで第２図（ｉ）図示のスイッチング動作の高速化した
ＣＭＯＳインバータを製造することができる。
なお、本発明に係る半導体装置は第２図（ｉ）図示の構
造に限定されず、例えば第３図あるいは第４図図示の構
造にしてもよい。たたし、第２図（ｉ）と同一部材には
同一番号を付して説明を省略する。
造に限定されず、例えば第３図あるいは第４図図示の構
造にしてもよい。たたし、第２図（ｉ）と同一部材には
同一番号を付して説明を省略する。
すなわち、第３図図示のＣＭＯＳインバータは、Ｐ型ウ
ェル領域２のＮ＋型ソース、ドレイン領域１３．１４及
びＰ型ウェル領域２以外の基板１のＰ＋型ソース、ドレ
イン領域１５．１６の表面にＭｏＳｉ２膜２０、・・を
設けた構造となっている。
ェル領域２のＮ＋型ソース、ドレイン領域１３．１４及
びＰ型ウェル領域２以外の基板１のＰ＋型ソース、ドレ
イン領域１５．１６の表面にＭｏＳｉ２膜２０、・・を
設けた構造となっている。
なお、ＭｏＳｉ２膜２０、・・・を形成するには上記実
施例の第２図（ｈ）図示の工程でＭｏ膜１１を蒸着する
前にＮ型多結晶シリコン・ぐターン５１ｒ５２’をマス
クとして熱酸化膜４を除去してＮ＋型ソース、ドレイン
領域１３．１４及びＰ＋型ソース、ドレイン領域１５．
１６を露出させた後、全面にＲ４ｏ膜１１を蒸着し、熱
処理することにより、ＭｏＳｉ２膜１２．．１２□と同
時に形成することかできる。このような構成によｎばＮ
４−型ソース、ドレイン領域１３．１４及びＰ＋型ソー
ス、ドレイン領域ｘｓ＋ｘｔｙの抵抗値を大幅に低減で
き、より一層の高速動作を達成できる。特に、素子が微
細化され、ソース、ドレイン領域ｌｓ。
施例の第２図（ｈ）図示の工程でＭｏ膜１１を蒸着する
前にＮ型多結晶シリコン・ぐターン５１ｒ５２’をマス
クとして熱酸化膜４を除去してＮ＋型ソース、ドレイン
領域１３．１４及びＰ＋型ソース、ドレイン領域１５．
１６を露出させた後、全面にＲ４ｏ膜１１を蒸着し、熱
処理することにより、ＭｏＳｉ２膜１２．．１２□と同
時に形成することかできる。このような構成によｎばＮ
４−型ソース、ドレイン領域１３．１４及びＰ＋型ソー
ス、ドレイン領域ｘｓ＋ｘｔｙの抵抗値を大幅に低減で
き、より一層の高速動作を達成できる。特に、素子が微
細化され、ソース、ドレイン領域ｌｓ。
１４．１５．１６の接合深さが減少した場合有亀
効である。
まだ、第５図図示のＣＭＯＳインバータは絶縁基板、例
えばサファイア基板３１上に第１の素子領域となるＰ型
シリコン層３２及び第２の素子領域となるＮ型シリコ７
層３３を設け、前記Ｐ型シリコン層３２にＮ＋型ソース
、ドレイン領域３４．３５を、前記Ｎ型シリコン層３３
にＰ＋型ソース、ドレイン領域３６．３７をそれぞれ形
成した構造のＳＯ３−ＣＭ□Ｓインバータである。
えばサファイア基板３１上に第１の素子領域となるＰ型
シリコン層３２及び第２の素子領域となるＮ型シリコ７
層３３を設け、前記Ｐ型シリコン層３２にＮ＋型ソース
、ドレイン領域３４．３５を、前記Ｎ型シリコン層３３
にＰ＋型ソース、ドレイン領域３６．３７をそれぞれ形
成した構造のＳＯ３−ＣＭ□Ｓインバータである。
なお、上記実施例では第１のケ゛−１−電極の土層及び
第２のケ゛−ト電極を構成する金属シリサイド膜として
ＭｏＳｉ２膜を用いたか、とｉＬに限らすＰｔ 、 Ｐ
ｄ 、 Ｗなどの高融点金属のシリサイドを用いてもよ
い。
第２のケ゛−ト電極を構成する金属シリサイド膜として
ＭｏＳｉ２膜を用いたか、とｉＬに限らすＰｔ 、 Ｐ
ｄ 、 Ｗなどの高融点金属のシリサイドを用いてもよ
い。
また、上記実施例のＣＭＯＳインバータは第１のダート
電極がＮ型多結晶シリコンと金属シリサイドの二層構造
をなし、第２のケ゛−ト電極が金属シリサイドからなる
構造であったが、これに限らず第１のゲート電極がＮ型
多結晶シリコンとＰ型多結晶シリコンの二層構造をなし
、第２のダート電極がＰ型多結晶シリコンからなる構造
でもよい。
電極がＮ型多結晶シリコンと金属シリサイドの二層構造
をなし、第２のケ゛−ト電極が金属シリサイドからなる
構造であったが、これに限らず第１のゲート電極がＮ型
多結晶シリコンとＰ型多結晶シリコンの二層構造をなし
、第２のダート電極がＰ型多結晶シリコンからなる構造
でもよい。
こうした構造のＣＭＯＳインバータではＮチャネルＭＯ
Ｓ ）ランノスタのしきい値電圧は第１のケ・−上電極
の下層のＮ型多結晶シリコンの仕事函数により決定され
、一方、ＰチャネルＭＯＳトランジスタのしきい値電圧
は第２のダート電極であるＰ型多結晶シリコンの仕事函
数によシ決定される。このようにＰチャネルＭＯ８）ラ
ンノスタのケ゛−ト電極としてＰ型多結晶シリコンを用
いた場合にはＮ型多結晶シリコンを用いた場合に比べて
しきい値電圧を正方向に約１、Ｏｖシフトできる。した
がって、上記実施例と同様にＮチャネルＭＯＳ ）ラン
ノスタ及びＰチャネルＭＯ３）ランノスタのしきい値電
圧をともに浅く設定することができ、スイッチング動作
を高速化することができる。
Ｓ ）ランノスタのしきい値電圧は第１のケ・−上電極
の下層のＮ型多結晶シリコンの仕事函数により決定され
、一方、ＰチャネルＭＯＳトランジスタのしきい値電圧
は第２のダート電極であるＰ型多結晶シリコンの仕事函
数によシ決定される。このようにＰチャネルＭＯ８）ラ
ンノスタのケ゛−ト電極としてＰ型多結晶シリコンを用
いた場合にはＮ型多結晶シリコンを用いた場合に比べて
しきい値電圧を正方向に約１、Ｏｖシフトできる。した
がって、上記実施例と同様にＮチャネルＭＯＳ ）ラン
ノスタ及びＰチャネルＭＯ３）ランノスタのしきい値電
圧をともに浅く設定することができ、スイッチング動作
を高速化することができる。
このような構造のＣ’ＭＯＳインバータは上記実施例と
第２図（ｇ）図示の工程まで同一の工程を経だ後、Ｎ型
多結晶シリコンパターン５Ｉ、５□′のＮ型不純物濃度
を上回る濃度のＰ型不純物を例えば熱拡散によりドープ
することにより、Ｎ型多結晶シリコンノセターン５２′
はすべてＰ型とし、Ｎ型多結晶シリコンパターン５１１
ｄ、上層部だけＰ型となり、下層部はＮ型としで残る。
第２図（ｇ）図示の工程まで同一の工程を経だ後、Ｎ型
多結晶シリコンパターン５Ｉ、５□′のＮ型不純物濃度
を上回る濃度のＰ型不純物を例えば熱拡散によりドープ
することにより、Ｎ型多結晶シリコンノセターン５２′
はすべてＰ型とし、Ｎ型多結晶シリコンパターン５１１
ｄ、上層部だけＰ型となり、下層部はＮ型としで残る。
更に、この後双方のケ゛−ト電極上面に金属捷たは金属
シリサイドを形成し、ｉ＠１のケ゛−ト電極を三層構造
、第２０ケ゛−上電極をニノ奈（１♂市くケとしてもよ
い。こうした構造にすればケ゛−ト電極の低抵抗化を達
成することができる。
シリサイドを形成し、ｉ＠１のケ゛−ト電極を三層構造
、第２０ケ゛−上電極をニノ奈（１♂市くケとしてもよ
い。こうした構造にすればケ゛−ト電極の低抵抗化を達
成することができる。
以上詳述した如く、本発明によれはケ゛−１・電極を低
抵抗化するとともにＮチャネル及びＰチャネルのＭＯＳ
）ランノスタのしきい値′１．１３．圧を両者ともに
浅く設定して高速化をλｒ成し得るＣＡｌＯ３半導体装
置等の半導体装１ｉｄ−及びその射込方法を提供できる
ものである。
抵抗化するとともにＮチャネル及びＰチャネルのＭＯＳ
）ランノスタのしきい値′１．１３．圧を両者ともに
浅く設定して高速化をλｒ成し得るＣＡｌＯ３半導体装
置等の半導体装１ｉｄ−及びその射込方法を提供できる
ものである。
第１図はケ゛−ト電極材料としてＮ型多結晶シリコン及
びＭｏ５Ｉ２を用いた場合におけるＮチャネル及びＰチ
ャオ・ルのＭＯＳ ｔ−ランノスタのチャネルイオン注
入量としきい値電圧とのｌｉ／−ｉ係を示す特性図、第
２図（ａ）〜（１）は本発明の実施例におけるＣＭＯＳ
インバータを得るための製造工程を示す断ｍＩ図、第３
図は本発明の他の実施例におけるＣＭＯＳインバータを
示す断面図、第４図は本発明の他の実施例におけるＳ０
５−ＣＭＯＳインバータを示す断面図である。 １・・・Ｎ型シリコン基板、２・・・Ｐ型ウェル領域、
３・フィールド酸化膜、４・・熱酸化膜、５．．５２゜
５２′・・・多結晶シリコンパターン、６，８・・・ホ
トレノストパターン、７・・・砒素イオン注入層、９・
・・ボロンイオン注入Ｊ４．１０・・ＣＶＤ−８ｉＯ２
膜、１０’・・・残存ＣＶＤ−８ｉ０２膜、１１・・・
ＭＯ膜、１２１゜１２２−−・ＭｏＳｉ２膜、７３ 、
１４−Ｎ”型ソース、ドレイン領ｋＬＩ５．ｘ６・・・
Ｐ＋型ソース、ドレイン領域、１７− ＣＶＤ−８１０
２膜、１Ｂ−’：ｊ７クタトホール、Ｚ ９−＝配線、
２０− ＭｏＳｉ２膜、２；＝＝＝：＝＝■≧：＝ラク
社り一つ２−１ノー−ｚ゛−ツーＪＱＪｉＪｉ、−＝；
＝：＝：二≦？、−；ｌ：＝：二ｉＴ：２＝−、３．．
．．ｄ３丁：：二ｉ：：：；乏ｒ４＝−１ブフじ薯＝た
ｌ隼ブ＃導−３１・・・サファイア基板、３２・・・Ｐ
型ｅリコン層、３３・・・Ｎ型シ＋）コア＃ ３４．
３５・・・Ｎ＋Ｗソース、ドレイン領域、３６．３７・
・・パ型ソース、ドレイン領域。 第 １ 図
びＭｏ５Ｉ２を用いた場合におけるＮチャネル及びＰチ
ャオ・ルのＭＯＳ ｔ−ランノスタのチャネルイオン注
入量としきい値電圧とのｌｉ／−ｉ係を示す特性図、第
２図（ａ）〜（１）は本発明の実施例におけるＣＭＯＳ
インバータを得るための製造工程を示す断ｍＩ図、第３
図は本発明の他の実施例におけるＣＭＯＳインバータを
示す断面図、第４図は本発明の他の実施例におけるＳ０
５−ＣＭＯＳインバータを示す断面図である。 １・・・Ｎ型シリコン基板、２・・・Ｐ型ウェル領域、
３・フィールド酸化膜、４・・熱酸化膜、５．．５２゜
５２′・・・多結晶シリコンパターン、６，８・・・ホ
トレノストパターン、７・・・砒素イオン注入層、９・
・・ボロンイオン注入Ｊ４．１０・・ＣＶＤ−８ｉＯ２
膜、１０’・・・残存ＣＶＤ−８ｉ０２膜、１１・・・
ＭＯ膜、１２１゜１２２−−・ＭｏＳｉ２膜、７３ 、
１４−Ｎ”型ソース、ドレイン領ｋＬＩ５．ｘ６・・・
Ｐ＋型ソース、ドレイン領域、１７− ＣＶＤ−８１０
２膜、１Ｂ−’：ｊ７クタトホール、Ｚ ９−＝配線、
２０− ＭｏＳｉ２膜、２；＝＝＝：＝＝■≧：＝ラク
社り一つ２−１ノー−ｚ゛−ツーＪＱＪｉＪｉ、−＝；
＝：＝：二≦？、−；ｌ：＝：二ｉＴ：２＝−、３．．
．．ｄ３丁：：二ｉ：：：；乏ｒ４＝−１ブフじ薯＝た
ｌ隼ブ＃導−３１・・・サファイア基板、３２・・・Ｐ
型ｅリコン層、３３・・・Ｎ型シ＋）コア＃ ３４．
３５・・・Ｎ＋Ｗソース、ドレイン領域、３６．３７・
・・パ型ソース、ドレイン領域。 第 １ 図
Claims (1)
- 【特許請求の範囲】 （１）複数の島状素子領域を有する半導体基体と、前記
複数の素子領域のうち所定の第１の素子領域に互いに電
気的に分離して設けられたソース、ドレイン領域と、こ
れらソース、ドレイン領域間に挾まれた部分を少なくと
も含む領域上に絶縁膜を介して設けられた第１のケ゛−
ト電極と、前記第１の素子領域に隣接する第２の素子領
域に互いに電気的に分離して設けられたソース、ドレイ
ン領域と、これらソース、ドレイン領域間に挾まれた部
分を少なくとも含む領域上に絶縁膜を介して設けられた
第２のケ゛−ト電極とを具備し、前記第１及び第２のダ
ート電極の少なくともそれぞれの素子領域に面する側を
互いに仕事函数の異なるダート電極材料によシ形成した
ことを特徴とする半導体装置。 （２）第１のケ゛−ト電極の第１の素子領域に而する側
を仕事函数の小さい材料で形成するとともに、第１の島
領域にＮ型ソース、ドレイン領域を配置し、一方、第２
のケ゛−ト電極の第２の島領域に面する側を仕事函数の
犬さい材料で形成するとともに第２の島領域にＰ型ソー
ス、ドレイン領域を配置したことを特徴とする特許ｄ＾
求の範囲第１項記載の半導体装置。 （３）第１のダート電極がＮ型多結晶シリコン膜と金属
シリサイド膜との二層構造をなし、第２のダート電極が
金属シリサイド膜からなることを特徴とする特許昂求の
範囲第１項もしくは第２項記載の半導体装置。 （４） 第１のケ゛−ト電極がＮ型多結晶シリコン膜
とＰ型多結晶シリコン膜との二層構造をなし、第２のケ
゛−ト電極がＰ型多結晶シリコン膜からなることを特徴
とする請求 工程と、これら素子領域表面にケ゛ート絶縁膜となる絶
縁膜を形成する工程と、全面に弟１のケ゛−ト電極材料
を堆積した後、パターニングして複数の素子領域のうち
所定の第１の素子領域及び該第１の素子領域に隣接する
第２の素子領域上に前記絶縁膜を介して第１のグ゛−ト
電極材料・やターンを形成する工程と、第１の素子領域
上の第１のケ゛−ト電極材料、＜４ターンをマスクとし
て利用し、第１の素子領域に不純物のイオン注入を行ガ
い、第２の素子領域上の第１０ケ゛−ト噛５極材料パタ
ーンをマスクとして利用し、第２の素子領域に不純物の
イオン注入を行なった後、第２の素子領域上の第１０ケ
゛−ト電極材料・ぐターンの膜厚を減少させる工程と、
第２の素子領域上の膜厚の薄い第１のダート電極材料パ
ターンをすべて該第１のケ゛−ト電極材料と仕事函数の
異なる第２のケ゛−ト電極材料に変換して第２のケ゛′
−ト電極を形成するとともに第１の素子領域上の第１の
グ（ト電極材料・ぐターンを少なくとも第１の素子領域
にｍ］する側に第１０ケ゛−ト電極材料が残存するよう
にその上層部を第２のケ゛−ト電極材料に変換して第１
のゲート電極を形成する工程と、熱処理により前記不純
物イオン注入層を活性化させてそれぞれの素子領域にソ
ース、ドレイン領域を形成する工］ギとを具１ホ。 したことを特徴とする半導体装（，５の製造力θ、−０
り６） 第１のケ゛−ト電極材料が−・導電型の多結
晶ンリコンであり、全面に金属シリサイドを形成し得る
金属を堆Ｋｊｔ Ｌだ後、熱処理することにより、第２
の素子領域上の膜ｊワーの慟い多結晶シリコンパターン
をすべて破属シリサイドに変換して第２のケ゛−ト電極
を形成するとともに第１の素子領域上の多結晶シリコン
・やターンを少なくとも第１の素子領域に面する側に多
結晶シリコンが残存するようにその上層部を全林）シリ
サイドに変換して＝１のゲート電極を形成すること′ｆ
：％徴とする特許請求の範囲第５．１Ｊ１記載の半導体
装置の製造方法。 （７）第１のゲート電極狗料か一導■３．型の多結晶シ
リコンでめ９、逆導電型の不純物を拡散させることによ
り、第２の素子領域上の膜厚の薄い多結晶シリコンパタ
ーンをすべて逆導電型の多結晶シリコンに変換して第２
のケ゛−ト電極を形成するとともに第１の素子領域上の
多結晶シリコン・ぐターンを少なくとも第１の素子領域
に而する側に一導電型の多結晶シリコンが残存するよう
にその上層部を逆導電型の多結晶シリコンに変換して第
１のゲート電極を形成することを特徴とする特許請求の
範囲第５項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000840A JPS59125650A (ja) | 1983-01-07 | 1983-01-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000840A JPS59125650A (ja) | 1983-01-07 | 1983-01-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125650A true JPS59125650A (ja) | 1984-07-20 |
| JPS6245708B2 JPS6245708B2 (ja) | 1987-09-28 |
Family
ID=11484810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000840A Granted JPS59125650A (ja) | 1983-01-07 | 1983-01-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125650A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045053A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0260160A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 相補型ｍｏｓ集積回路の製造方法 |
| JPH0432260A (ja) * | 1990-05-29 | 1992-02-04 | Oki Electric Ind Co Ltd | 半導体装置及びその配線形成方法 |
| JP2005524243A (ja) * | 2002-04-30 | 2005-08-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリサイドを使用する金属ゲート電極およびこれを形成する方法 |
| JP2005228761A (ja) * | 2004-02-10 | 2005-08-25 | Rohm Co Ltd | 半導体装置及びその製造方法 |
| JP2006093670A (ja) * | 2004-08-25 | 2006-04-06 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006245167A (ja) * | 2005-03-02 | 2006-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7187044B2 (en) * | 1998-06-30 | 2007-03-06 | Intel Corporation | Complementary metal gate electrode technology |
| EP1782466A2 (en) * | 2004-08-13 | 2007-05-09 | Koninklijke Philips Electronics N.V. | Dual gate cmos fabrication |
| JP2007142400A (ja) * | 2005-11-15 | 2007-06-07 | Internatl Business Mach Corp <Ibm> | 半導体構造およびその形成方法（応力付加膜によりｎ型ｍｏｓｆｅｔおよびｐ型ｍｏｓｆｅｔ双方の性能を向上させる方法および構造） |
| JP2009503902A (ja) * | 2005-08-01 | 2009-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体金属合金への完全変換により得られる金属ゲートｍｏｓｆｅｔ及びその製造方法 |
| US7528450B2 (en) | 2004-03-12 | 2009-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device having NMOSFET and PMOSFET and manufacturing method therefor |
| JP2010161400A (ja) * | 2010-03-11 | 2010-07-22 | Rohm Co Ltd | 半導体装置とその製造方法 |
-
1983
- 1983-01-07 JP JP58000840A patent/JPS59125650A/ja active Granted
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045053A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0260160A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 相補型ｍｏｓ集積回路の製造方法 |
| JPH0432260A (ja) * | 1990-05-29 | 1992-02-04 | Oki Electric Ind Co Ltd | 半導体装置及びその配線形成方法 |
| US7187044B2 (en) * | 1998-06-30 | 2007-03-06 | Intel Corporation | Complementary metal gate electrode technology |
| JP2005524243A (ja) * | 2002-04-30 | 2005-08-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリサイドを使用する金属ゲート電極およびこれを形成する方法 |
| JP2005228761A (ja) * | 2004-02-10 | 2005-08-25 | Rohm Co Ltd | 半導体装置及びその製造方法 |
| US7528450B2 (en) | 2004-03-12 | 2009-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device having NMOSFET and PMOSFET and manufacturing method therefor |
| EP1782466A2 (en) * | 2004-08-13 | 2007-05-09 | Koninklijke Philips Electronics N.V. | Dual gate cmos fabrication |
| JP2006093670A (ja) * | 2004-08-25 | 2006-04-06 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006245167A (ja) * | 2005-03-02 | 2006-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009503902A (ja) * | 2005-08-01 | 2009-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体金属合金への完全変換により得られる金属ゲートｍｏｓｆｅｔ及びその製造方法 |
| JP2007142400A (ja) * | 2005-11-15 | 2007-06-07 | Internatl Business Mach Corp <Ibm> | 半導体構造およびその形成方法（応力付加膜によりｎ型ｍｏｓｆｅｔおよびｐ型ｍｏｓｆｅｔ双方の性能を向上させる方法および構造） |
| JP2010161400A (ja) * | 2010-03-11 | 2010-07-22 | Rohm Co Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245708B2 (ja) | 1987-09-28 |
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