JPS593968A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS593968A JPS593968A JP57114251A JP11425182A JPS593968A JP S593968 A JPS593968 A JP S593968A JP 57114251 A JP57114251 A JP 57114251A JP 11425182 A JP11425182 A JP 11425182A JP S593968 A JPS593968 A JP S593968A
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- integrated circuit
- circuit device
- semiconductor integrated
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、異種導電膜の積み重ねから成る積層膜を導
電層に用いた半導体集積回路装置に関するものである。
電層に用いた半導体集積回路装置に関するものである。
この種牛導体集槓回路装置において、特（てｋｉＯ５集
積回路のＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）では、多数のメモリ素子を同時制御する回路
か構成され、このメモリ素子のトランスファゲートを接
続す已配線に多結晶シリコン膜とモリプデシシリサイド
膜とで成る積層膜が用いられる場合がある。このような
構造をとる従来装置の例を第１図および第２図に示す、
、 図において（１）はシリコンから成る基板、（２ａ）・
（２ｂ ＞＃ｉこの基板（１）の主面に離隔して設けら
れた基板（１）とは逆導電型のソースおよびドレインで
、図示のものにおいては４対がそれぞれ平行に形成され
ている。（３）Ｉ士各１対のソース（２ａ）およびドレ
イン（２ｂ）間のチャンネル領域上にそれぞれ形成され
たゲート誘電体膜、（４）は前記ソース（２ａ）とドレ
イン（２ｂ）およびゲート誘電体膜（３）を有するＭＯ
Ｓトランジスタの各々を電気的に分離するために基板（
１）の主面上に形成されたフィールド酸化膜、（５）は
各ＭＯＳトランジスタを構成するゲート誘電体膜（３）
上およびこれらゲート誘電体膜（３）闇に存在するフィ
ールド酸化膜（４）上に直線的に形成された導電層で、
多結晶シリコン膜（６）とこの多結晶シリコン膜（６）
上に積み重ねて形成されたモリブデンシリサイド膜（７
）から成る積層膜によって形成されているものである。
積回路のＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）では、多数のメモリ素子を同時制御する回路
か構成され、このメモリ素子のトランスファゲートを接
続す已配線に多結晶シリコン膜とモリプデシシリサイド
膜とで成る積層膜が用いられる場合がある。このような
構造をとる従来装置の例を第１図および第２図に示す、
、 図において（１）はシリコンから成る基板、（２ａ）・
（２ｂ ＞＃ｉこの基板（１）の主面に離隔して設けら
れた基板（１）とは逆導電型のソースおよびドレインで
、図示のものにおいては４対がそれぞれ平行に形成され
ている。（３）Ｉ士各１対のソース（２ａ）およびドレ
イン（２ｂ）間のチャンネル領域上にそれぞれ形成され
たゲート誘電体膜、（４）は前記ソース（２ａ）とドレ
イン（２ｂ）およびゲート誘電体膜（３）を有するＭＯ
Ｓトランジスタの各々を電気的に分離するために基板（
１）の主面上に形成されたフィールド酸化膜、（５）は
各ＭＯＳトランジスタを構成するゲート誘電体膜（３）
上およびこれらゲート誘電体膜（３）闇に存在するフィ
ールド酸化膜（４）上に直線的に形成された導電層で、
多結晶シリコン膜（６）とこの多結晶シリコン膜（６）
上に積み重ねて形成されたモリブデンシリサイド膜（７
）から成る積層膜によって形成されているものである。
（５ａ）は上記ＭＯ５）ランジスタのゲート電極部で、
上記ゲート誘電体膜（３）上の導電層（５）を利用して
いるものであり、（５ｂ）は個々のＭＯＳトランジスタ
のゲート電極部（５ａ）をそれぞれ接続する導電層（５
）の配線部である。
上記ゲート誘電体膜（３）上の導電層（５）を利用して
いるものであり、（５ｂ）は個々のＭＯＳトランジスタ
のゲート電極部（５ａ）をそれぞれ接続する導電層（５
）の配線部である。
このように構成された半導体集積回路装置においては、
各々のＭＯＳ Ｉ−ランジスタがゲート電極部（５ａ）
Ｋ印加される電位によってＯＮ、ＯＦＦ制御されるもの
である。そして、ＭＯＳトランジスタのＯＮ、ＯＦＦ制
御に際して重要な要素であるしきい値電圧を決めるパラ
メーターの１つであるゲート電極材料の仕事関数を考慮
して、安定した仕事関数を与えるゲート電極材料である
多結晶シリコン膜（６）をゲート電極部（５ａ）に使用
したものである。一方、各ＭＯＳトランジスタのゲート
電極部（５ａ）闇をそれぞれ接続する配線部（５ｂ）と
しては、多結晶シリコン膜（６ンのみではそのシート抵
抗値が約２０Ｑ／′口〜８０Ｑ／口と導電材料としては
高抵抗であるため、多結晶シリコン膜（６）上全域、つ
まりゲート電極部（５ａ）を含めて低抵抗でしかも高融
点金属シリサイドであるモリブデンシリサイド膜（７）
を積み重ねて形成することにより、抵抗補償を行なって
いるものであるっしかるにＲＡＭのメモリ素子を高集積
度化するにつれて、前記導電層（５）の長さが数Ｕにも
なる回路が必要となるものであり、この場合製造工程に
おいて、導電層（５）を構成する多結晶シリコン膜（６
）とモリブデンシリサイド（７）との熱膨張率の差から
起因する熱応力による歪みが問題となった。
各々のＭＯＳ Ｉ−ランジスタがゲート電極部（５ａ）
Ｋ印加される電位によってＯＮ、ＯＦＦ制御されるもの
である。そして、ＭＯＳトランジスタのＯＮ、ＯＦＦ制
御に際して重要な要素であるしきい値電圧を決めるパラ
メーターの１つであるゲート電極材料の仕事関数を考慮
して、安定した仕事関数を与えるゲート電極材料である
多結晶シリコン膜（６）をゲート電極部（５ａ）に使用
したものである。一方、各ＭＯＳトランジスタのゲート
電極部（５ａ）闇をそれぞれ接続する配線部（５ｂ）と
しては、多結晶シリコン膜（６ンのみではそのシート抵
抗値が約２０Ｑ／′口〜８０Ｑ／口と導電材料としては
高抵抗であるため、多結晶シリコン膜（６）上全域、つ
まりゲート電極部（５ａ）を含めて低抵抗でしかも高融
点金属シリサイドであるモリブデンシリサイド膜（７）
を積み重ねて形成することにより、抵抗補償を行なって
いるものであるっしかるにＲＡＭのメモリ素子を高集積
度化するにつれて、前記導電層（５）の長さが数Ｕにも
なる回路が必要となるものであり、この場合製造工程に
おいて、導電層（５）を構成する多結晶シリコン膜（６
）とモリブデンシリサイド（７）との熱膨張率の差から
起因する熱応力による歪みが問題となった。
すなわち、多結晶シリコン膜（６）にモリブデンシリサ
イド膜（７）を積み重ねた長さ約２ｆｌの導電層（５）
、この４合ＭＯＳトランジスタは１２０〜１８０個有す
るＭＯＳ集積回路を製造した場合、各々のＭＯＳ ）ラ
ンジスタのしきい値電圧がばらつくと共に、最悪の場合
には導電層（５）を構成する゛モリブデンシリサイド膜
（７）が多結晶シリコン膜（６）から剥れるという現象
が生じた。これｔ±ＭＯ８集積回路の製造工程において
、熱膨張率約８ ｐ ｐｍｌｃの多結晶シリコン膜（６
）と約８．２５ｐｐ□Ｃのそりグデンシリサイド膜（７
）とで成る導電層（５）が、ソース（２ａ）とドレイン
（２ｂ）への不純物ドライブ工程で約１０００°Ｃの高
温にさらされるため、導電層（５）の長手方向に約２關
の長さに対して約１０μの熱膨張差が生じて起こる熱応
力歪みが原因と考えられる。
イド膜（７）を積み重ねた長さ約２ｆｌの導電層（５）
、この４合ＭＯＳトランジスタは１２０〜１８０個有す
るＭＯＳ集積回路を製造した場合、各々のＭＯＳ ）ラ
ンジスタのしきい値電圧がばらつくと共に、最悪の場合
には導電層（５）を構成する゛モリブデンシリサイド膜
（７）が多結晶シリコン膜（６）から剥れるという現象
が生じた。これｔ±ＭＯ８集積回路の製造工程において
、熱膨張率約８ ｐ ｐｍｌｃの多結晶シリコン膜（６
）と約８．２５ｐｐ□Ｃのそりグデンシリサイド膜（７
）とで成る導電層（５）が、ソース（２ａ）とドレイン
（２ｂ）への不純物ドライブ工程で約１０００°Ｃの高
温にさらされるため、導電層（５）の長手方向に約２關
の長さに対して約１０μの熱膨張差が生じて起こる熱応
力歪みが原因と考えられる。
この発ｆｌＡＩ士上記欠点に鑑みて成されたもので、２
つの異なる導電膜を積み重ねた積層膜を導電層に用いた
ものにおいて、導電層の延長方向に互すに離間した層間
応力抑制区域を設け、この層間応力抑制区域にて熱応力
歪みを小さくすることにより信顆性のある導電層を得る
ことを目的とするものである。
つの異なる導電膜を積み重ねた積層膜を導電層に用いた
ものにおいて、導電層の延長方向に互すに離間した層間
応力抑制区域を設け、この層間応力抑制区域にて熱応力
歪みを小さくすることにより信顆性のある導電層を得る
ことを目的とするものである。
以下この発明の一実施例を第８図に基づいて説明すると
、図において（５）は各ＭＯ５トランジスタを構成する
ゲート誘電体膜（３）上およびこれらゲート誘電体膜（
３）間に存在するフィールド酸化膜（４）上に形成され
た多結晶シリコン膜（６）と、この多結晶シリコン膜（
６）上に積み重ねて形成されたモリブデンシリサイド膜
（７）とから構成された導電層、（８）はフィールド酸
化膜（４）上の多結晶シリコン（６）にエツチングを旋
して薄く形成して成る層間応力抑制区域である。
、図において（５）は各ＭＯ５トランジスタを構成する
ゲート誘電体膜（３）上およびこれらゲート誘電体膜（
３）間に存在するフィールド酸化膜（４）上に形成され
た多結晶シリコン膜（６）と、この多結晶シリコン膜（
６）上に積み重ねて形成されたモリブデンシリサイド膜
（７）とから構成された導電層、（８）はフィールド酸
化膜（４）上の多結晶シリコン（６）にエツチングを旋
して薄く形成して成る層間応力抑制区域である。
なお、この実施例においては、導電層（５）の多結晶シ
リコン（６）に層間心力抑制区域（８）を形成した以外
１士上記に示しだ従来例と全く同様の方法で作られてい
るものである。
リコン（６）に層間心力抑制区域（８）を形成した以外
１士上記に示しだ従来例と全く同様の方法で作られてい
るものである。
このようにして形成された半導体集積回路装置において
は、しきい値電圧のばらつきや導電層（５）を構成する
モリブデンシリサイド膜（７）が多結晶シリコン膜（６
）から剥れるという現象が皆無であった。
は、しきい値電圧のばらつきや導電層（５）を構成する
モリブデンシリサイド膜（７）が多結晶シリコン膜（６
）から剥れるという現象が皆無であった。
このことは、ゲート電極部（５ａ）と配線部（５ｂ）を
構成する多結晶シリコン膜（６）とモリブデンシリサイ
ド膜（７）の積み重ねから成る導電層（５）Ｋ、配線部
（５じの多結晶シリコン膜（６）をゲート電極部（５ａ
）のそれよりも薄くして形成した層間心力抑制区域（８
）を設けたので、４を層（５）が例えばソース（２ａ）
とドレイン（２ｂｈの不純物ドライブ工程等における高
温雰囲気にさらされた場合でも熱応力ひずみを吸収する
ことが出来たことに起因するものと考えられる。
構成する多結晶シリコン膜（６）とモリブデンシリサイ
ド膜（７）の積み重ねから成る導電層（５）Ｋ、配線部
（５じの多結晶シリコン膜（６）をゲート電極部（５ａ
）のそれよりも薄くして形成した層間心力抑制区域（８
）を設けたので、４を層（５）が例えばソース（２ａ）
とドレイン（２ｂｈの不純物ドライブ工程等における高
温雰囲気にさらされた場合でも熱応力ひずみを吸収する
ことが出来たことに起因するものと考えられる。
第４図は、この発明の他の実施例を示すものであり、第
３図に示す実施例の層間応力抑制区域（８）か、多結晶
シリコン膜（６）を薄くして設けられたのに対し、その
部分の多結晶シリコン膜（６）を除去したものを層間応
力抑制区域としたものである。この様に構成した半導体
集積回路装置においても前記第８図に示した実施例のも
のと同様にしきい値電圧のばらつきや導電層（５）を構
成するモリブデンシリサイド膜（７）が多結晶シリコン
膜（６）から剥れるという現象が皆無であった。
３図に示す実施例の層間応力抑制区域（８）か、多結晶
シリコン膜（６）を薄くして設けられたのに対し、その
部分の多結晶シリコン膜（６）を除去したものを層間応
力抑制区域としたものである。この様に構成した半導体
集積回路装置においても前記第８図に示した実施例のも
のと同様にしきい値電圧のばらつきや導電層（５）を構
成するモリブデンシリサイド膜（７）が多結晶シリコン
膜（６）から剥れるという現象が皆無であった。
次に第４図に示したものの製造方法の概要について述べ
ると、先ずシリコンから成る基板（１）にフィールド酸
化膜（４）とゲート誘電体膜（３）を従来一般に行なわ
れている方法で形成するっその後、基板（１）上の全面
に多結晶シリコン膜（６）を形成し、この多結晶シリコ
ン膜（６）ラバターニングして、ゲート誘電体膜（３）
を被う多少広めの形状を作る。次に基板（１）上の全面
にモリブデンシリサイド膜（７）を形成し、このモリブ
デンシリサイド膜（７）に所望の配線中すなわちゲート
ａ電体＠（３）の巾相当の配線パターンを旋し、この配
線パターンで前記多結晶シ：ｊコン膜（６）を自己整合
的にエンチングして４電、１１ （５）を形成する。次
に、このようＶて自己整合されて積層側面に段差のない
導電層（５）と、ｌＩｆ記フィールド酸化膜（４）をマ
スクとして、例えばイオン注入によりソース（２ａ）と
ドレイン（２ｂ）が形成され、第４図示すようなものが
得られるものである。
ると、先ずシリコンから成る基板（１）にフィールド酸
化膜（４）とゲート誘電体膜（３）を従来一般に行なわ
れている方法で形成するっその後、基板（１）上の全面
に多結晶シリコン膜（６）を形成し、この多結晶シリコ
ン膜（６）ラバターニングして、ゲート誘電体膜（３）
を被う多少広めの形状を作る。次に基板（１）上の全面
にモリブデンシリサイド膜（７）を形成し、このモリブ
デンシリサイド膜（７）に所望の配線中すなわちゲート
ａ電体＠（３）の巾相当の配線パターンを旋し、この配
線パターンで前記多結晶シ：ｊコン膜（６）を自己整合
的にエンチングして４電、１１ （５）を形成する。次
に、このようＶて自己整合されて積層側面に段差のない
導電層（５）と、ｌＩｆ記フィールド酸化膜（４）をマ
スクとして、例えばイオン注入によりソース（２ａ）と
ドレイン（２ｂ）が形成され、第４図示すようなものが
得られるものである。
この様に製造されたものにおいては、導電層（５）の形
成Ｋｍして多結晶シリサイド膜（６）がモリブデンシリ
サイド膜（７）にて自己整合的に形成される丸め、導電
層（５）として、その積層側面が段差のないものが得ら
れるので、導電層（５）のゲート電極部（５ａ）として
所望の幅が得られやすいと吉もに、モリブデンシリサイ
ド膜（７）と多結晶シリコン膜（６）との熱膨張係数の
差に基づく積層側面における段差による剥れも抑制でき
るものである。
成Ｋｍして多結晶シリサイド膜（６）がモリブデンシリ
サイド膜（７）にて自己整合的に形成される丸め、導電
層（５）として、その積層側面が段差のないものが得ら
れるので、導電層（５）のゲート電極部（５ａ）として
所望の幅が得られやすいと吉もに、モリブデンシリサイ
ド膜（７）と多結晶シリコン膜（６）との熱膨張係数の
差に基づく積層側面における段差による剥れも抑制でき
るものである。
なお、上記実施例では導電層（５）を多結晶シリコン膜
（６）とモリブデンシリサイド膜（７）から成る積層膜
としたが、導電層（５）には他の導電膜から成る積層膜
や、３層以上の積層膜を用いても良いものである。
（６）とモリブデンシリサイド膜（７）から成る積層膜
としたが、導電層（５）には他の導電膜から成る積層膜
や、３層以上の積層膜を用いても良いものである。
この発明は以上述べたように、２つの異なる導電膜を積
み重ねた積層膜を導電層に用いたものにおいて、この導
電層の延長方向に互いに離間した複数の層間応力抑制区
域を設けたので、異種の導電膜の熱膨張率の差から生じ
る熱応力歪みを吸収でき、熱応力歪みに起因するしきい
値電圧のばらつきや配線の剥れを防止できるという効果
がある。
み重ねた積層膜を導電層に用いたものにおいて、この導
電層の延長方向に互いに離間した複数の層間応力抑制区
域を設けたので、異種の導電膜の熱膨張率の差から生じ
る熱応力歪みを吸収でき、熱応力歪みに起因するしきい
値電圧のばらつきや配線の剥れを防止できるという効果
がある。
第１図は従来の半導体集積回路装置を示す平面図、第２
図は第１図の■−■断面図、第８図はこの発明の一実施
例を示す断面図、第４図はこの発明の他の実施例を示す
断面図である。 図において（１）は基板、（２ａ）・（２ｂ）はそれぞ
れソースおよびドレイン、（３）はゲート誘電体膜、（
４）はフィールド酸化膜、（５） ｌ−１導電層、（６
）は多結晶シリコン膜、（７）はモリブデンシリサイド
膜、（８）Ｉ′ｉ層間応力抑制区域を示す。 なお、各図中同一符号は同−又は相当部分を示す。 代理人 葛齋信−
図は第１図の■−■断面図、第８図はこの発明の一実施
例を示す断面図、第４図はこの発明の他の実施例を示す
断面図である。 図において（１）は基板、（２ａ）・（２ｂ）はそれぞ
れソースおよびドレイン、（３）はゲート誘電体膜、（
４）はフィールド酸化膜、（５） ｌ−１導電層、（６
）は多結晶シリコン膜、（７）はモリブデンシリサイド
膜、（８）Ｉ′ｉ層間応力抑制区域を示す。 なお、各図中同一符号は同−又は相当部分を示す。 代理人 葛齋信−
Claims (7)
- （１）基板上に形成された絶縁膜、この絶縁膜上に形成
され、２つの異なる導電膜を積み重ねた積層膜からなる
導電層を有したものにおいて、この導電層の延長方向に
互いに離間した複数の層間応力抑制区域を設けたことを
特徴とする半導体集積回路装置。 - （２）２つの異なる導電膜の一方を多結晶シリコン膜と
したことを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 - （３）２つの異なる導電膜の他方を高融点金穴としたこ
とを特徴とする特許請求の範囲第１項または第２項記載
の半導体集積回路装置。 - （４）２つの異なる導電膜の他方を高融点金属シリサイ
ドとしたことを特徴とする特許Ｍ才の範囲第１項捷たは
第２項記載の半導体集積回路装置。 - （５）１１間応力抑制区ｖ、Ｑま、少なくとも１つの導
電膜を薄くして設けたことを特徴とする特許請求の範囲
％１項ないし第４項のいずれかに記載の半導体集積回路
装置Ｉｉｆ。 - （６）層間応力抑制区域ｔま、少なくとも１つの４電膜
を除去して設けたことを特徴とする特許請求の範囲第１
項ないし第４項のいずれかに記載の半導体集積回路装置
。 - （７）導電層の一部をＭＯＳ 型電界効果トランジスタ
のゲート電極としたことを特徴とする特許請求の範囲第
１項ないし第６項のいずれかに記載の半導体集積回路装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114251A JPS593968A (ja) | 1982-06-29 | 1982-06-29 | 半導体集積回路装置 |
| DE19833323433 DE3323433A1 (de) | 1982-06-29 | 1983-06-29 | Integrierter halbleiterbaustein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114251A JPS593968A (ja) | 1982-06-29 | 1982-06-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593968A true JPS593968A (ja) | 1984-01-10 |
Family
ID=14633085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114251A Pending JPS593968A (ja) | 1982-06-29 | 1982-06-29 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS593968A (ja) |
| DE (1) | DE3323433A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281748A (ja) * | 1985-10-04 | 1987-04-15 | Nec Corp | 相補型半導体集積回路装置 |
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3443771C2 (de) * | 1984-11-30 | 1994-05-26 | Bosch Gmbh Robert | Halbleiteranordnung mit Metallisierung |
| US4763177A (en) * | 1985-02-19 | 1988-08-09 | Texas Instruments Incorporated | Read only memory with improved channel length isolation and method of forming |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3027954A1 (de) * | 1980-07-23 | 1982-02-25 | Siemens AG, 1000 Berlin und 8000 München | Integrierte mos-schaltung mit mindestens einer zusaetzlichen leiterbahnebene sowie ein verfahren zur herstellung derselben |
| JPS5780739A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
-
1982
- 1982-06-29 JP JP57114251A patent/JPS593968A/ja active Pending
-
1983
- 1983-06-29 DE DE19833323433 patent/DE3323433A1/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281748A (ja) * | 1985-10-04 | 1987-04-15 | Nec Corp | 相補型半導体集積回路装置 |
| JPS62145863A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3323433A1 (de) | 1984-02-23 |
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