KR100245135B1 - 동일박막내에 고저항체 및 저저항 도전체 형성방법 - Google Patents
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Abstract
본 발명은 고집적 반도체 소자에서 동일박막내에 고저항 및 저저항 도전체 형성방법에 관한 것으로, 폴리실리콘층을 형성하고, 이 폴리실리콘층을 고저항으로 만들기 위해 소정의 불순물을 예정된 농도로 상기 폴리실리콘층에 이온주입하고, 패턴공정으로 고저항 폴리실리콘층을 형성하는 단계와, 상기 고저항 폴리실리콘층의 소정부분을 저저항 도전체로 만들기 위해 예정된 영역의 고저항 폴리실리콘층 상부에 실리사이드층을 형성하는 단계로 이루어지는 기술에 관한 것이다.
Description
제1도는 본 발명의 실시예에 따라 S 램(RAM) 소자의 부하저항체를 형성하고 Vcc 연결선을 형성한 상태의 실리콘 기판을 도시한 레이아웃트도.
제2a도 내지 제2f도는 제1도의 A-A' 단면을 따라 동일 박막내에 고저항체 및 저저항 도전체의 형성단계를 순서대로 도시한 단면도.
제3a도 내지 제3d도는 종래기술의 일례에 따라 동일 박막내에 고저항체 및 저저항 도전체의 형성단계를 순서대로 도시한 단면도.
제4a도 내지 제4c도는 종래기술의 다른 일례에 따라 동일 박막내에 고저항체 및 저저항 도전체의 형성단계를 순서대로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 절연층 2 : 접속패드
3 : 제 2 절연층 4 : 폴리실리콘층
4A : 부하저항체 5 : 콘택홈
6 : 제 3 절연층 7 : VCC 연결선영역
8 : 실리사이드층 20 : 부하저항체
30 : 콘택 40 : 실리사이드층
50 : 콘택패드 100 : 실리콘 기판
본 발명은 고집적 반도체 소자에 사용되는 고저항체를 박막상에 형성하고 이 박막의 예정 영역에 선택적으로 저저항 도전체를 형성하는 방법에 관한 것으로서, 상세하게는 S 램에 사용되는 고부하 저항체용 폴리실리콘 층을 형성하고 상기 층에 상부의 예정 영역에 저저항 실리사이드를 형성하여 도전체를 제공함으로써 Vcc 연 결선을 형성하는 방법에 관한 것이다.
일반적으로 S 램 셀은 2가지 형태로 나누어지는데, 그 한가지는 CMOS 셀로서 4개의 NMOS와 2개의 PMOS로 이루어지는 것이며, 또다른 예는 4개의 NMOS와 2개의 고저항 소자로 이루어지는 것이다.
또한, 기억소자의 집적도가 최근에 와서는 더욱 증가되고 셀의 사이즈는 점 점 작아지고 있는 추세이다. 따라서, 트랜지스터의 사이즈가 스케일 다운(Scale Down)되어 작은 기하학(geometry) 효과가 한층 더 논의되고 있다. 이러한 문제로 인하여 칩의 동작 전압을 기존의 5V에서 부분적으로 감소시켜 3.3V에서 동작이 가 능한 칩의 설계가 활발해지고 있다. 이때 S 램 셀의 동작전압이 3.3V일 경우 Vcc 에서 부하저항(RL)까지 내부적으로 연결되는 연결선의 저항(Rcc)으로 인하여 Vcc이 하의 전압이 된다. 실제 셀을 구동시키는 전압은 Vcc에서 Rcc의 양단에 인가되는 전압을 뺀 Vcc'이므로 이 Vcc'가 낮을수록 셀동작은 불안해지며 데이타의 유지능력이 나빠지게 된다.
따라서, 이러한 Rcc의 기생저항을 최소로 낮추어 안정된 셀 동작 및 데이타 유지능력를 개선시켜야 한다.
종래 기술의 고저항체/저저항체 형성기술은 크게 3가지로 분류된다.
첫째는 제3a도 내지 제3d도에서와 가티 종래 기술의 일례에 따라 동일 박막내에 고저항체 및 저저항 도전체의 형성단계를 순서대로 도시한 단면도로서 동일 박막 상붕 질화막(110)을 도포한 후 고저항 마스크를 사용하여 저저항 영역(140)의 질화막(110)을 에칭시키고 그 상부에 PSG층(Phospho Silicate Glass Layer)(120)을 형성한다음, 열공정을 통해 PSG층으로부터 인(P)을 저저항 영역(140)에 확산주입시키는 방법이다.
둘째는 제4a도 내지 제4c도에서와 같이 종래기술의 다른 일례에 따라 동일 박막내에 고저항체 및 저저항 도전체의 형성단계를 순서대로 도시한 단면도로서, 동일 박막 상부에 이온주입마스크(150)를 사용하여 형성될 고저항영역(130)을 제외한 나머지의 저저항영역(140)에 많은 양의 이온을 주입시키는 방법이다.
셋째는 저저항과 고저항 박막을 각각 따로 형성시킨 다음, 콘택을 통하여 연결시키는 방법이다.
그러나, 상기 종래기술들에는 다음과 같은 문제점이 있다.
첫째 기술은 박막의 두께가 매우 얇을 경우(≤1000A) 저저창 부분의 저항값을 낮추기가 어렵고, PSG층을 형성하고 인을 확산시킬 경우, 고저항 부분까지 침투하여 고저항값을 유지하기가 어렵다.
둘째 기술은, 박막의 두께가 매우 얇을 경우(≤1000A) 저저항 부분의 저항값을 낮추기가 어렵고, 저저항 형성을 위해 많은 양의 이온주입후 이온의 활성화 (activation)를 위하여 열공정(∼900℃)을 거치게 되면 이러한 이온들이 고저항의 일부 영역까지 확산되어 실제의 고저항 길이를 줄이는 효과를 초래하게 된다.
셋재 기술은 내부연결의 층(Layer)이 증가하게 되며 그로 인하여 표면에 요 철이 심하게 발생되어 스트링거(stringer)를 제거하기 위한 에칭 기술 및 평탄화 기술에 더욱 어려움을 주게 된다.
따라서, 본 발명의 목적은 상기 종래 기술의 문제점을 해결하여 박막의 두께 를 매우 얇게 형성하고 예정된 Vcc 연결 배선이 될 저저항 영역에 실리사이드층을 형성하는, 동일 박막내에 고저항체 및 저저항 도전체 형성방법을 제공하는 것이다.
본 발명의 일면에 따르면, 다음 단계들로 구성되는 S 램 소자의 제조방법이 제공된다.
MOS 트랜지스터가 형성된 반도체 기판상에 제 1 절연층을 형성하는 단계, 상기 절연층상에 도프트 폴리실리콘 패턴을 형성하는 단계, 상기 상기 패턴이 형성된 구조 상부 전체에 제 2 절연층을 형성하는 단계, 상기 도프트 폴리실리콘 패턴의 일부가 노출되도록 콘택홀을 형성하는 단계, 상기 구조 전체의 상부에 폴리실리콘 박막을 형성시키는 단계, 상기 구조상의 전체에 언도프트 산화막을 형성한 후 저저항 예정 영역을 에칭하는 단계, 및 상기 저저항 예정 영역상에 금속층을 선택적으로 형성하는 단계.
본 발명의 다른 일면에 따르면, 특히 N-MOS 트랜지스터와 관련하여 다음의 단계들로 구성되는 S 램 소자의 제조방법이 제공된다.
N-MOS 트랜지스터가 형성된 기판상에 절연층을 형성하는 단계, 상기 절연층 상부에 폴리실리콘 층을 형성하고, 상기 층에 불순물을 예정된 농도로 이온주입하고 고부하 저항체로 패턴하는 단계, 상기 고부하 저항체 상부에 절연층을 형성하고, 예정된 Vcc 연결선 영역의 절연층을 제거하여 노출시키는 단계, 및 고부하 저항체 상부의 노출된 영역에 실리사이드를 제공하여 저저항 도전체의 Vcc 연결선을 형성함으로써 동일 박막내에 고저항 및 저저항 도전체를 형성하는 단계.
본 발명의 제 3의 일면에 따르면, 다음 단계들로 구성되는 S 램 소자의 제조 방법이 제공된다.
MOS 트랜지스터가 형성된 반도체 기판의 표면 전체에 텅스텐 또는 티타늄으 로 이루어진 금속층을 형성하는 단계, 상기 금속층을 900℃ 이하의 고온으로 열처리하여 실리사이드를 형성하는 단계.
저저항 영역에 해당되는 부분 이외의 고저항 영역을 상기 형성된 실리사이드 층으로부터 모두 에칭처리하여 제거함으로써 동일 박막내에 고저항 및 저저항 도전 체를 형성하는 단계.
본 발명의 제 3의 실시예에 있어서 , 상기 고저항 영역에 해당되는 부분은 로드 저항 영역이고, 상기 저저항 영역에 해당되는 부분은 Vcc 연결선 영역이다.
이하, 첨부된 도면을 참고로 본 발명을 보다 상세히 설명하기로 한다. 제1도는 본발명의 실시예에 실리콘 기판(100) 상부의 콘택 패드(50)에 콘택(30)을 형성시킨 다음 S 램(RAM)에 적용되는 부하 저항체(20)를 형성하고, 부하 저항체(20)의 중앙부분에 Vcc에서 부하 저항까지 연결하는 저저항 도전체의 Vcc 연결선으로 실리사이드층(40)을 형성한 상태의 레이아웃트 도면으로서, 중앙의 Vcc 연결선 좌우에 부하 저항체(RL)가 형성됨을 도시한다.
제2a도 내지 제2f도는 부하 저항체를 형성하고, Vcc 연결선 영역에 본 발명에 의해 실리사이드 층을 형성하는 단계를 제1도의 A-A' 단면을 따라 도시한 것이다.
제2a도는 실리콘 기판(100) 상부에 S 램의 NMOS 트랜지스터를 각각 구성한 다음, 그 상부에 제 1 절연층(1), 예를 들어 산화막 등을 형성하고 NMOS 트랜지스 터와 부하 저항체를 접속하기 위한 접속 패드(2)를 예정된 부분에 형성한 다음, 전 체구조 상부에 제 2 절연층(3)을 형성한 상태의 단면도이다.
제2b도는 상기 콘택패드(2) 상부의 제 2 절연층(3)을 소정 부분 제거하여 콘택층(5)을 형성한 상태의 단면도이다.
제2c도는 전체적으로 부하저항체 및 Vcc 연결선용 얇은 폴리실리콘층(4)을 형성하고, 최적의 저항을 얻기 위해 필요한 불순물을 예정된 농도로 이온주입을 실 시한 다음, 마스크 패턴 공정으로 부하저항체(4A) 패턴을 형성한 상태의 단면도이 다.
제2d도는 전체적으로 제 3 절연충(6) 예를들어 언도프된 산화막을 1000A 이하의 적당한 두께로 형성한 다음, 예정된 Vcc 연결선 영역(7)의 제 3 절연층(6)을 제거한 상태의 단면도이다.
제2e도는 저저항 성분의 Vcc 연결선을 형성하기 위하여 텅스텐(w) 또는 티 타늄(Ti)등의 금속층(도시안됨)을 선택적으로 Vcc 연결선 영역(7)에 증착하거나, 전체표면에 증착하고 고온의 열처리 공정으로 Vcc 연결선 영역(7)의 부하저항체 (4A) 표면에 실리사이드층(8)을 형성하고, 실리사이드층(8)을 제외한 금속층(도시 되지 않음)을 적당한 화학용액에서 제거한 상태의 단면도이다.
제2f도는 전체적으로 제 4 절연층(9) 예를들어 언도프된 산화막 또는 BPSG 층을 형성한 상태의 단면도이다.
전술한 바와 같은 본 발명에 따르면, 동일 박막내의 고저항(수 Tera Ω 내지 수십 Tera Ω/) 및 저저항(수 Ω/이하)을 얻을 수 있으며, 내부연결층의 수를 줄일 수 있어서 단차를 줄이는 동시에 평탄화 공정을 용이하게 수행할 수 있게 된 다.
또한, S 램(RAM) 셀의 부하저항체 및 Vcc 연결선에 본 발명을 적용할 경우, 데이타의 유지특성이 종래의 기술에 의한 셀보다 개선된다.
Claims (6)
- S 램 소자의 제조방법으로서, MOS 트랜지스터가 형성된 반도체 기판상에 제 1 절연층을 형성하는 단계, 상기 절연층상에 도프트 폴리실리콘 패턴을 형성하는 단계, 상기 구조 전체의 상부에 폴리실리콘 박막을 형성시키는 단계, 상기 구조상의 전체에 언도프트 산화막을 형성한 후 저저항 예정 영역을 에칭하는 단계, 및 상기 저저항 예정 영역상에 금속층을 형성한 후 열처리하여 선택적으로 금속 실리사이드 층을 형성하는 단계를 포함하는 것을 특징으로 하는 S램 소자의 제조방법.
- 제1항에 있어서, 상기 폴리실리콘 박막상에 불순물 층을 형성하고, 예정된 농도로 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 S램 소자의 제조방법.
- S램 소자의 제조방법으로서, MOS 트랜지스터가 형성된 반도체 기판상에 제 1 절연층을 형성하는 단계, 상기 절연층상에 도프트 폴리실리콘 패턴을 형성하는 단계, 상기 상기 패턴이 형성된 구조 상부 전체에 제 2 절연층을 형성하는 단계, 상기 도프트 폴리실리콘 패턴의 일부가 노출되도록 콘택홀을 형성하는 단계, 상기 구조 전체의 상부에 폴리실리콘 박막을 형성시키는 단계, 상기 구조상의 전체에 언도프트 산화막을 형성한 후 저저항 예정 영역을 에칭하는 단계, 및 상기 구조 전체 상부에 금속층을 형성한 후 열처리한 다음 저저항 예정영역을 제외한 부분의 금속층을 식각제거하는 단계를 포함하는 것을 특징으로 하는 S램 소자의 제조방법.
- 제3항에 있어서, 상기 저저항 영역에 해당되는 부분이 Vcc 연결선 영역인 것을 특징으로 하는 S램 소자의 제조방법.
- 제1항에 있어서, 상기 금속층은 텅스텐 또는 티타늄층인 것을 특징으로 하는 S램 소자의 제조방법.
- 제3항에 있어서, 상기 금속층은 텅스텐 또는 티타늄층인 것을 특징으로 하는 S램 소자의 제조방법.
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