JPS62145863A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62145863A JPS62145863A JP60288324A JP28832485A JPS62145863A JP S62145863 A JPS62145863 A JP S62145863A JP 60288324 A JP60288324 A JP 60288324A JP 28832485 A JP28832485 A JP 28832485A JP S62145863 A JPS62145863 A JP S62145863A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- word line
- polysilicon
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は折返しビット線方式の半導体記憶装置、特にビ
ット線もワード線もポリシリコンより成る折返しビット
線方式の半導体記憶装置に関する。
ット線もワード線もポリシリコンより成る折返しビット
線方式の半導体記憶装置に関する。
（ロ）従来の技術
ダイナミック型の半導体記憶装置はＭビット時代に入り
、更に盛んにメモリの技術開発が進められている。メモ
リの技術開発は微細化技術による効果が非常に大きいが
、回路およびデバイス技術も重要であり、特にメモリセ
ルの配置やセンスアンプ回路が重要である。最近のダイ
ナミックメモリにおけるメモリセルとセンスアンプ回路
の構成として折返しビット線方式が広く利用されている
。この折返しビット線方式はその１ビツトのメモリセル
の面積が一定であればオーブンビット線に比べてメモリ
セル容量部の面積が大きく採れ、しかもソフトエラーや
ダイナミックセンスアンプの動作マージンを広げること
ができると考えられている。しかしビット線にはｉ配線
を用い、ワード線にはポリシリコンを用いるため、ワー
ド線の遅延が大きくなりソフトエラーや読み出し時のノ
イズに弱くなる。
、更に盛んにメモリの技術開発が進められている。メモ
リの技術開発は微細化技術による効果が非常に大きいが
、回路およびデバイス技術も重要であり、特にメモリセ
ルの配置やセンスアンプ回路が重要である。最近のダイ
ナミックメモリにおけるメモリセルとセンスアンプ回路
の構成として折返しビット線方式が広く利用されている
。この折返しビット線方式はその１ビツトのメモリセル
の面積が一定であればオーブンビット線に比べてメモリ
セル容量部の面積が大きく採れ、しかもソフトエラーや
ダイナミックセンスアンプの動作マージンを広げること
ができると考えられている。しかしビット線にはｉ配線
を用い、ワード線にはポリシリコンを用いるため、ワー
ド線の遅延が大きくなりソフトエラーや読み出し時のノ
イズに弱くなる。
第３図に折返しビット線方式のダイナミックＲＡＭのレ
イアウト例を示す。（２１）はメモリアレイ、（２２）
はセンスアンプ、（２３）はロウデコーダ、（２４）は
カラムデコーダである。ＩＭビットダイナミックＲＡＭ
を例に採ると、１つのメモリセルアレイ（２１）が１２
８にビットを有し、１つのプロッりのワード線（ＷＬ＞
は１０２４本、ビット線（ＢＬ）は１０２４本となって
いる。そしてロウデコーダ（２３）で選択された１木の
ワード線はロウデコ □−ダ（２３）より遠方に伸びる
。そしてそのメモリセル（２１）では第４図に示す如く
、ワード線（ＷＬＩ）〜（ＷＬ４）にポリシリコンを用
い、ビット１９（Ｂ Ｌｌ）〜（ＢＬ８）にＡｊ！配線
を用いている。ワード線（Ｗ Ｌ ’）にポリシリコン
を用いた場合にはプロセス上２０Ω／口が限界であり、
線幅の更に細いポリシリコンの場合には大きくなり、３
０Ω／口程度になると考えられる。一方ワード線の負荷
は大きく、直接メモリセルのゲートや一層ポリシリコン
上を配線として通すため大きな容量となる。例えばゲー
ト部ではｔ。ｘ＝３００人、一層ポリシリコン上では１
５００人〜２０００人の酸化膜となり、ワード線当り５
〜７ＰＦになる。またワード線の抵抗値は１５にΩ程度
となり、時定数として７５ｎｓｅｃ程度となる。
イアウト例を示す。（２１）はメモリアレイ、（２２）
はセンスアンプ、（２３）はロウデコーダ、（２４）は
カラムデコーダである。ＩＭビットダイナミックＲＡＭ
を例に採ると、１つのメモリセルアレイ（２１）が１２
８にビットを有し、１つのプロッりのワード線（ＷＬ＞
は１０２４本、ビット線（ＢＬ）は１０２４本となって
いる。そしてロウデコーダ（２３）で選択された１木の
ワード線はロウデコ □−ダ（２３）より遠方に伸びる
。そしてそのメモリセル（２１）では第４図に示す如く
、ワード線（ＷＬＩ）〜（ＷＬ４）にポリシリコンを用
い、ビット１９（Ｂ Ｌｌ）〜（ＢＬ８）にＡｊ！配線
を用いている。ワード線（Ｗ Ｌ ’）にポリシリコン
を用いた場合にはプロセス上２０Ω／口が限界であり、
線幅の更に細いポリシリコンの場合には大きくなり、３
０Ω／口程度になると考えられる。一方ワード線の負荷
は大きく、直接メモリセルのゲートや一層ポリシリコン
上を配線として通すため大きな容量となる。例えばゲー
ト部ではｔ。ｘ＝３００人、一層ポリシリコン上では１
５００人〜２０００人の酸化膜となり、ワード線当り５
〜７ＰＦになる。またワード線の抵抗値は１５にΩ程度
となり、時定数として７５ｎｓｅｃ程度となる。
（八）発明が解決しようとする問題点
衛士した従来の折返しビット線方式のダイナミックＲＡ
Ｍではワード線の立ち上がりからセンス回路を動作させ
るまでの時間が長くなり、アクセス時間が遅くなる欠点
があった。
Ｍではワード線の立ち上がりからセンス回路を動作させ
るまでの時間が長くなり、アクセス時間が遅くなる欠点
があった。
（ニ）問題点を解決するための手段
本発明は衛士した欠点に鑑みてなされ、ポリシリコンよ
り成るワード線である第１の配線層（７）のうちメモリ
セルトランジスタのゲート電極となる部分を除いてポリ
サイド層（１２）とすることにより、従来の欠点を除去
した半導体記憶装置を提供するものである。
り成るワード線である第１の配線層（７）のうちメモリ
セルトランジスタのゲート電極となる部分を除いてポリ
サイド層（１２）とすることにより、従来の欠点を除去
した半導体記憶装置を提供するものである。
（＊）作用
本発明に依れば、ポリサイド層（１２）によりワード線
の抵抗を大巾に低減でき、折返しビット線方式における
ワード線の遅延を小さくして、メモリセルから読み出さ
れる電荷量を短時間にビット線に伝達でき、ソフトエラ
ーに対して強くすると共に動作マージンの大きい折返し
ビット線方式のダイナミックＲＡＭを実現できる。
の抵抗を大巾に低減でき、折返しビット線方式における
ワード線の遅延を小さくして、メモリセルから読み出さ
れる電荷量を短時間にビット線に伝達でき、ソフトエラ
ーに対して強くすると共に動作マージンの大きい折返し
ビット線方式のダイナミックＲＡＭを実現できる。
（へ）実施例
本発明の一実施例を第１図および第２図を参照して詳述
する。第１図は本発明に依る半導体記憶装置のメモリセ
ルアレイを説明する平面図であり、第２図は第１図のｉ
−４線断面図である。
する。第１図は本発明に依る半導体記憶装置のメモリセ
ルアレイを説明する平面図であり、第２図は第１図のｉ
−４線断面図である。
第２図に於いて、（１）は半導体基板、（２）はＬＯＣ
Ｏ８酸化膜、（３）はメモリセルを構成する容量用の薄
い酸化膜、（４）はメモリセルを構成するＭＯＳ）ラン
ジスクのゲート酸化膜、（５）はセルプレートを構成す
る第ｉ承りシリコン膜、（６）は第１ポリシリコン膜（
５）の表面を熱酸化した層間絶縁膜、（７）は第１の配
線層のワード線（Ｗ Ｌ ）となる第２ポリシリコン膜
、（８）は層間絶縁膜、（９）は第２の配線層のビット
線（ＢＬ）となる第３ポリシリコン膜、（１０）はＰＶ
Ｘ膜である。本発明の特徴とする点はワード線のメモリ
セルのトランジスタのゲート電極（１１）以外の所をポ
リサイド層（１２）としているのである。
Ｏ８酸化膜、（３）はメモリセルを構成する容量用の薄
い酸化膜、（４）はメモリセルを構成するＭＯＳ）ラン
ジスクのゲート酸化膜、（５）はセルプレートを構成す
る第ｉ承りシリコン膜、（６）は第１ポリシリコン膜（
５）の表面を熱酸化した層間絶縁膜、（７）は第１の配
線層のワード線（Ｗ Ｌ ）となる第２ポリシリコン膜
、（８）は層間絶縁膜、（９）は第２の配線層のビット
線（ＢＬ）となる第３ポリシリコン膜、（１０）はＰＶ
Ｘ膜である。本発明の特徴とする点はワード線のメモリ
セルのトランジスタのゲート電極（１１）以外の所をポ
リサイド層（１２）としているのである。
次番こ第１図を参照すると、ワード線（ＷＬＩ）〜（Ｗ
Ｌ４）に第２ポリシリコン膜（７）を用い、メモリセル
トランジスタのゲート電極（１１）以外の斜線で示す部
分を選択的にポリサイド化している。その結果ポリシリ
コンのみのＩＭビットメモリセルエビット分のワード線
配線抵抗が２３０Ωであったのが、本発明の選択ポリサ
イドにすると１００Ωと従来の半分以下になる。
Ｌ４）に第２ポリシリコン膜（７）を用い、メモリセル
トランジスタのゲート電極（１１）以外の斜線で示す部
分を選択的にポリサイド化している。その結果ポリシリ
コンのみのＩＭビットメモリセルエビット分のワード線
配線抵抗が２３０Ωであったのが、本発明の選択ポリサ
イドにすると１００Ωと従来の半分以下になる。
ワード線の選択ポリサイドの形成方法は以下の様に行う
。ワード線となる第２ポリシリコン膜（７）上にシリサ
イド用高融点金属（Ｍｏ、Ｔｉ、Ｗ等）を蒸着した後、
メモリセルトランジスタのゲート酸化膜（４）上にある
高融点金属をエツチング除去する。その後７００〜９０
０℃の非酸化雰囲気中で加熱してワード線の選択ポリサ
イド化を行う。
。ワード線となる第２ポリシリコン膜（７）上にシリサ
イド用高融点金属（Ｍｏ、Ｔｉ、Ｗ等）を蒸着した後、
メモリセルトランジスタのゲート酸化膜（４）上にある
高融点金属をエツチング除去する。その後７００〜９０
０℃の非酸化雰囲気中で加熱してワード線の選択ポリサ
イド化を行う。
この選択ポリサイド化によりシリサイド用高融点金属が
ゲート酸化膜に到達することがなく、仕事関数の違いに
よるトランジスタ特性の変化もない。
ゲート酸化膜に到達することがなく、仕事関数の違いに
よるトランジスタ特性の変化もない。
本発明ではポリシリコン３層構造となっている。ワード
線およびビット線はともにポリシリコンで形成され、ア
ル゛ミニウムに比べてポリシリコンの方が微細加工に適
する性質を最大限に利用している。このためビット線（
Ｂ Ｌｌ）〜（Ｂ Ｌ７）の抵抗がアルミニウムに比べ
て増加するが、第３ポリシリコン膜（９）をポリサイド
化することでビット線抵抗を低減できる。
線およびビット線はともにポリシリコンで形成され、ア
ル゛ミニウムに比べてポリシリコンの方が微細加工に適
する性質を最大限に利用している。このためビット線（
Ｂ Ｌｌ）〜（Ｂ Ｌ７）の抵抗がアルミニウムに比べ
て増加するが、第３ポリシリコン膜（９）をポリサイド
化することでビット線抵抗を低減できる。
クト）発明の効果
本発明に依ればワード線（ＷＬＩ）〜（ＷＩ、４）をポ
リシリコンで形成し、選択的にポリサイド層（１２）を
設けているので、ワード線抵抗を大巾に低減できる利点
を有する。従って折返しビット線方式の半導体記憶装置
においてソフトエラーに対して強くなり、動作マージン
が大きくなり、しかも高速で読み出しできる様になる。
リシリコンで形成し、選択的にポリサイド層（１２）を
設けているので、ワード線抵抗を大巾に低減できる利点
を有する。従って折返しビット線方式の半導体記憶装置
においてソフトエラーに対して強くなり、動作マージン
が大きくなり、しかも高速で読み出しできる様になる。
また本発明ではビット線もワード線も微細加工に適した
ポリシリコンで形成しているので、ＩＭビット以上のダ
イナミックＲＡＭに適用でき、ワード線の加工精度より
大巾に緩いアルミニウムより成る第３の配線層（１１）
で裏打ちできる。この結果量産に適した半導体記憶装置
を実現できる利点を有する。
ポリシリコンで形成しているので、ＩＭビット以上のダ
イナミックＲＡＭに適用でき、ワード線の加工精度より
大巾に緩いアルミニウムより成る第３の配線層（１１）
で裏打ちできる。この結果量産に適した半導体記憶装置
を実現できる利点を有する。
第１図は本発明に依る折返しビット線方式のダイナミッ
クＲＡＭのメモリセルアレイを説明する平面図、第２図
は第１図のＩ［−ＩＦ線断面図、第３図は従来の折返し
ビット線方式のダイナミックＲＡＭのレイアウトを示す
平面図、第４図は従来の折返しビット線方式のダイナミ
ックＲＡＭのメモリセルアレイを説明する平面図である
。 （１）は半導体基板、（５）は第１ポリシリコン膜、（
７〉はワード線になる第１の配線層となる第２ポリシリ
コン膜、（９）はビット線になる第２の配線層となる第
３ポリシリコン膜、（１２）はポリサイド層である。
クＲＡＭのメモリセルアレイを説明する平面図、第２図
は第１図のＩ［−ＩＦ線断面図、第３図は従来の折返し
ビット線方式のダイナミックＲＡＭのレイアウトを示す
平面図、第４図は従来の折返しビット線方式のダイナミ
ックＲＡＭのメモリセルアレイを説明する平面図である
。 （１）は半導体基板、（５）は第１ポリシリコン膜、（
７〉はワード線になる第１の配線層となる第２ポリシリ
コン膜、（９）はビット線になる第２の配線層となる第
３ポリシリコン膜、（１２）はポリサイド層である。
Claims (1)
- １、第１の配線層のワード線をポリシリコンで配線し、
第２の配線層のビット線をポリシリコンで配線して構成
した折返しビット線方式の半導体記憶装置において、前
記第１の配線層のうちメモリセルトランジスタのゲート
電極となる部分を除いてポリサイド層とすることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288324A JPS62145863A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288324A JPS62145863A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145863A true JPS62145863A (ja) | 1987-06-29 |
Family
ID=17728704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288324A Pending JPS62145863A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137667A (ja) * | 1987-11-25 | 1989-05-30 | Sony Corp | メモリ装置 |
| JPH04278539A (ja) * | 1991-03-06 | 1992-10-05 | Sharp Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877253A (ja) * | 1981-10-19 | 1983-05-10 | インテル・コーポレーシヨン | 集積回路抵抗の作成方法 |
| JPS593968A (ja) * | 1982-06-29 | 1984-01-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60109249A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Micro Comput Eng Ltd | 多層配線部材 |
-
1985
- 1985-12-20 JP JP60288324A patent/JPS62145863A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877253A (ja) * | 1981-10-19 | 1983-05-10 | インテル・コーポレーシヨン | 集積回路抵抗の作成方法 |
| JPS593968A (ja) * | 1982-06-29 | 1984-01-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60109249A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Micro Comput Eng Ltd | 多層配線部材 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137667A (ja) * | 1987-11-25 | 1989-05-30 | Sony Corp | メモリ装置 |
| JPH04278539A (ja) * | 1991-03-06 | 1992-10-05 | Sharp Corp | 半導体装置 |
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