JPS596516B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS596516B2 JPS596516B2 JP52065375A JP6537577A JPS596516B2 JP S596516 B2 JPS596516 B2 JP S596516B2 JP 52065375 A JP52065375 A JP 52065375A JP 6537577 A JP6537577 A JP 6537577A JP S596516 B2 JPS596516 B2 JP S596516B2
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- polycrystalline silicon
- capacitor
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に関し、特に１ビット当り、
１トランジスタ素子より成る半導体記憶装置に関するも
のである。
１トランジスタ素子より成る半導体記憶装置に関するも
のである。
半導体記憶装置は、低価格化及び、高性能、使い易さの
ために近年多用されている。
ために近年多用されている。
半導体記憶装置のうち、単位メモリーセルを１個のＭＯ
Ｓ型トランジスタと１個の容量から構成する１トランジ
スタ型メモリーセルはチップサイズが小さくできるため
大容量化に適している。第１図はこの１トランジスタ型
メモリーの単位メモリーセルの回路図を示す。Ｄは情報
をメモリーセルに送受するための行ディジット線、Ｑは
メモリーセルのキャパシタ−と行ディジット線Ｄとの間
に情報を出し入れするスイッチングトランジスタである
。ＡはこのスイッチングトランジスタＱのゲートを駆動
する列アドレス線である。Ｃは情報を電位として保持す
るキャパシタである。第２図はこの１トランジスターメ
モリーセルのセルマトリックスと、その周辺の概略図で
ある。
Ｓ型トランジスタと１個の容量から構成する１トランジ
スタ型メモリーセルはチップサイズが小さくできるため
大容量化に適している。第１図はこの１トランジスタ型
メモリーの単位メモリーセルの回路図を示す。Ｄは情報
をメモリーセルに送受するための行ディジット線、Ｑは
メモリーセルのキャパシタ−と行ディジット線Ｄとの間
に情報を出し入れするスイッチングトランジスタである
。ＡはこのスイッチングトランジスタＱのゲートを駆動
する列アドレス線である。Ｃは情報を電位として保持す
るキャパシタである。第２図はこの１トランジスターメ
モリーセルのセルマトリックスと、その周辺の概略図で
ある。
ここでＸは外部からのアドレス入力信号により１つの列
を選択し、その列アドレス線Ａをメモリーセルのスイッ
チングトランジスタＱが行ディジット線Ｄとキャパシタ
Ｃとを導通するのに十分なレベルまで駆動する列デコー
ダー回路とその増巾回路である。Ｓは行ディジット線Ｄ
に読み出された微小電位変化を増巾して、出力回路への
伝達に備えると供に、読み出しの際破壊されたメモリー
セルの情報をメモリーセルに再書込みする増巾回路で、
通常ディジットセンスアンプと呼ばれる。なお、この再
書込みは通常リフレッシュと呼ぱれる。Ｙはアドレス入
力信号により１つの行を選択し、データの入出力回路（
図示しない）を結ぶＩ１０バスとディジット線Ｄとを電
気的に結合し、ディジット線Ｄのデーター読み出し、デ
ィジット線Ｄへのデーター書込みを行う行デコーダー回
路とその増巾回路及び、スイッチング回路である。Ｉは
データの入出力回路の上述のスイッチング回路Ｙとを結
びＩ１０バスである。メモリーセルの情報を読み出す以
前のキャパシタＣの電位をＶｓ、行ディジット線Ｄの電
位をＶｄｂとし、キャパシタＣの容量をＣｓ、行ディジ
ット線Ｄの容量をＣｄとすると、読み出した直後ではデ
ィジットセンス・アンプＳが動作する前の行ディジット
線Ｄの電位Ｖｄａは次式で示される。
を選択し、その列アドレス線Ａをメモリーセルのスイッ
チングトランジスタＱが行ディジット線Ｄとキャパシタ
Ｃとを導通するのに十分なレベルまで駆動する列デコー
ダー回路とその増巾回路である。Ｓは行ディジット線Ｄ
に読み出された微小電位変化を増巾して、出力回路への
伝達に備えると供に、読み出しの際破壊されたメモリー
セルの情報をメモリーセルに再書込みする増巾回路で、
通常ディジットセンスアンプと呼ばれる。なお、この再
書込みは通常リフレッシュと呼ぱれる。Ｙはアドレス入
力信号により１つの行を選択し、データの入出力回路（
図示しない）を結ぶＩ１０バスとディジット線Ｄとを電
気的に結合し、ディジット線Ｄのデーター読み出し、デ
ィジット線Ｄへのデーター書込みを行う行デコーダー回
路とその増巾回路及び、スイッチング回路である。Ｉは
データの入出力回路の上述のスイッチング回路Ｙとを結
びＩ１０バスである。メモリーセルの情報を読み出す以
前のキャパシタＣの電位をＶｓ、行ディジット線Ｄの電
位をＶｄｂとし、キャパシタＣの容量をＣｓ、行ディジ
ット線Ｄの容量をＣｄとすると、読み出した直後ではデ
ィジットセンス・アンプＳが動作する前の行ディジット
線Ｄの電位Ｖｄａは次式で示される。
ＶｄｂＣｄｆＶｓＣ５
Ｖｄａ＝・・・・・・・・・・・・・・・・・・・・・
（１）Ｃｓ＋ Ｃｄしたがつて、メモリーセルのキャパ
シタＣの電位がハイレベルの電位の時、メモリーセルセ
ルのキャパシタＣの電位をＶｓｌ、読み出し直後の行デ
ィジット線Ｄの電位をＶｄａｌとし、同様にメモリーセ
ルのキヤパシタＣの電位がローレベルの電位の時それぞ
れ、ＶｓＯ，ＶｄａＯとすると、ハイレベル読み出し電
位とローレベル読み出し電位の差すなわちＶｄａｌ−Ｖ
ｄａＯは（１）式より以下の式で表わされる。
（１）Ｃｓ＋ Ｃｄしたがつて、メモリーセルのキャパ
シタＣの電位がハイレベルの電位の時、メモリーセルセ
ルのキャパシタＣの電位をＶｓｌ、読み出し直後の行デ
ィジット線Ｄの電位をＶｄａｌとし、同様にメモリーセ
ルのキヤパシタＣの電位がローレベルの電位の時それぞ
れ、ＶｓＯ，ＶｄａＯとすると、ハイレベル読み出し電
位とローレベル読み出し電位の差すなわちＶｄａｌ−Ｖ
ｄａＯは（１）式より以下の式で表わされる。
そして、ハイレベル読み出し電位とローレベル読み出し
電位の差の絶対値が大きいほどデイジツトセンスアンプ
Ｓでの増巾は容易となり、安定な動作が得られる。
電位の差の絶対値が大きいほどデイジツトセンスアンプ
Ｓでの増巾は容易となり、安定な動作が得られる。
Ｖｓｌ，ＶｓＯは回路で決まるので、回路条件が同一で
はメモリーセルのキヤパシタＣと行デイジツト線Ｄの容
量との比Ｃｓ／Ｃｄが大きいほどハイレベルの電位読み
出し電位とローレベルの電位読み出し電位の差の絶対値
が大きくなり、デイジツトセンスアンプＳの動作が安定
する。また、動作速度の面から述べると列アドレス線Ａ
の単位メモリセルあたりの容量をＣａ、同じく単位メモ
リーセルあたりの抵抗をＲａとし、列アドレス線１本で
駆動するメモリーセルの数をｎとすると、列アドレス線
Ａの立上り時定数ＴａはＴａζＣａＲａｎ２となること
が知られている。この式によれば、列アドレス線Ａの抵
抗と容量との積を小さくすれば列アドレス線の立上がり
が速く、したがつて、読み出しを速くする点で有利であ
る。また、歩留りを考慮すると、同一製造条件なら、欠
陥密度が同じだから、チツプサイズを小さくするのが有
利である。そのためには、大人の面積を占めるメモリー
セルを小さくする必要がある。以上述べたことを総合す
ると、動作が安定で、かつ、読み出し書込みが速く、歩
留りの良い１トランジスタ型記憶装置を実現するための
メモリーセルの条件としてはキヤパシタと行デイジツト
線との比を大きくすること、列アドレス線の抵抗と容量
の比を小さくすること及びメモリーセル面積を小さくす
ること等必要である。これらの要請を満たすため、大容
量メモリ、例えば１６Ｋビツトメモリではメモリーセル
を２層の多結晶シリコンを使用して構成するのが一般的
になりつつある。第３図はその構成の断面図を示したも
のである。第３図で３１は配線として使用するアルミニ
ウム、３２は絶縁膜で通常はシリコンの酸化物が使用さ
れる。３３はトランジスターのゲートを形成する第２層
目の多結晶シリコン、３４はキヤパシタ一の電極を形成
する第１層目の多結晶シリコン、３５はキヤパシタ一の
他方の電極を形成する反転層又は拡散層、３７はスイツ
チングトランジスタのチヤネル部、３６はトランジスタ
のドレインで、行デイジツト線の１部を形成する拡散層
である。
はメモリーセルのキヤパシタＣと行デイジツト線Ｄの容
量との比Ｃｓ／Ｃｄが大きいほどハイレベルの電位読み
出し電位とローレベルの電位読み出し電位の差の絶対値
が大きくなり、デイジツトセンスアンプＳの動作が安定
する。また、動作速度の面から述べると列アドレス線Ａ
の単位メモリセルあたりの容量をＣａ、同じく単位メモ
リーセルあたりの抵抗をＲａとし、列アドレス線１本で
駆動するメモリーセルの数をｎとすると、列アドレス線
Ａの立上り時定数ＴａはＴａζＣａＲａｎ２となること
が知られている。この式によれば、列アドレス線Ａの抵
抗と容量との積を小さくすれば列アドレス線の立上がり
が速く、したがつて、読み出しを速くする点で有利であ
る。また、歩留りを考慮すると、同一製造条件なら、欠
陥密度が同じだから、チツプサイズを小さくするのが有
利である。そのためには、大人の面積を占めるメモリー
セルを小さくする必要がある。以上述べたことを総合す
ると、動作が安定で、かつ、読み出し書込みが速く、歩
留りの良い１トランジスタ型記憶装置を実現するための
メモリーセルの条件としてはキヤパシタと行デイジツト
線との比を大きくすること、列アドレス線の抵抗と容量
の比を小さくすること及びメモリーセル面積を小さくす
ること等必要である。これらの要請を満たすため、大容
量メモリ、例えば１６Ｋビツトメモリではメモリーセル
を２層の多結晶シリコンを使用して構成するのが一般的
になりつつある。第３図はその構成の断面図を示したも
のである。第３図で３１は配線として使用するアルミニ
ウム、３２は絶縁膜で通常はシリコンの酸化物が使用さ
れる。３３はトランジスターのゲートを形成する第２層
目の多結晶シリコン、３４はキヤパシタ一の電極を形成
する第１層目の多結晶シリコン、３５はキヤパシタ一の
他方の電極を形成する反転層又は拡散層、３７はスイツ
チングトランジスタのチヤネル部、３６はトランジスタ
のドレインで、行デイジツト線の１部を形成する拡散層
である。
この構造のメモリーセル２ビツト分の従来のパターン図
を第４図と第５図に示す。第４図は行デイジツト線に拡
散層、列アドレス線にアルミニウムを使用したメモリー
セルである。ここで、４１は行デイジツト線とトランジ
スタＱのドレインを形成する拡散層、４２はキヤパシタ
一の電極を形成する第１層目の多結晶シリコン、４３は
列アドレス線を形成するアルミニユム、４４は列アドレ
ス線であるアルミニユーム４３とトランジスタＱのゲー
トを形成する第２層目の多結晶シリコンとの接触部（コ
ンタクト）、４５はキヤパシタとキヤパシタ及びキヤパ
シタと拡散層との絶縁領域、４６はトランジスタＱのゲ
ートを形成する第二層目の多結晶シリコンである。第５
図は他の従来パターン図を示し、行デイジツト線をアル
ミニウム、列アドレス線を第二層目の多結晶シリコンで
、それぞれ構成したメモリーセルの例である。
を第４図と第５図に示す。第４図は行デイジツト線に拡
散層、列アドレス線にアルミニウムを使用したメモリー
セルである。ここで、４１は行デイジツト線とトランジ
スタＱのドレインを形成する拡散層、４２はキヤパシタ
一の電極を形成する第１層目の多結晶シリコン、４３は
列アドレス線を形成するアルミニユム、４４は列アドレ
ス線であるアルミニユーム４３とトランジスタＱのゲー
トを形成する第２層目の多結晶シリコンとの接触部（コ
ンタクト）、４５はキヤパシタとキヤパシタ及びキヤパ
シタと拡散層との絶縁領域、４６はトランジスタＱのゲ
ートを形成する第二層目の多結晶シリコンである。第５
図は他の従来パターン図を示し、行デイジツト線をアル
ミニウム、列アドレス線を第二層目の多結晶シリコンで
、それぞれ構成したメモリーセルの例である。
５１はトランジスタＱのドレインを形成する拡散層、５
２はドレインを形成する拡散層５１と行デイジツト線５
３を形成するアルミニウムとのコンタクト、５３は行デ
イジツト線を形成するアルミニユーム、５４は列アドレ
ス線とトランジスタＱのゲートを形成する第二層且つ多
結晶シリコン、５５はキヤパシタの電極を形成する第一
層目の多結晶シリコン、５６はキヤパシタとキヤパシタ
、キヤパシタと拡散層の絶縁領域である。
２はドレインを形成する拡散層５１と行デイジツト線５
３を形成するアルミニウムとのコンタクト、５３は行デ
イジツト線を形成するアルミニユーム、５４は列アドレ
ス線とトランジスタＱのゲートを形成する第二層且つ多
結晶シリコン、５５はキヤパシタの電極を形成する第一
層目の多結晶シリコン、５６はキヤパシタとキヤパシタ
、キヤパシタと拡散層の絶縁領域である。
第４図のメモリーセルでは、行デイジツト線を拡散層４
１で形成している。
１で形成している。
拡散層４１は、基板との間にＰ−Ｎ接合の容量を持つた
め一般に絶縁物上に設けられた配線よりも大きな容量と
なる。したがつて、第４図の行デイジツト線の容量は第
５図のメモリーセルのそれに比べて大きくなる。また、
キヤパシタ一は行デイジツト線との間の大きな絶縁領域
のためセル全体として同一面積を当てたときキヤパシタ
部の面積は第５図のセルより小さくなり、したがつて、
メモリーセルのキヤパシタの容量と行デイジツト線の容
量との比は第５一方、第５図のメモリーセルにおいては
行デイジツト線５３の容量はアルミニユーム配線及びト
ランジスタのドレインを形成する拡散層からなる。拡散
層は第４図のメモリーセルに比べ小さく、アルミニユー
ムの容量はアルミニユームと第二層目、第一層目の多結
晶シリコンとの絶縁膜を厚くすることにより、容量は減
少できるため行デイジツト線５３の容量は第４図のセル
よりも小さくできる。また、キヤパシタは拡散層との絶
縁領域が小さいため面積を大きくすることができる。し
たがつて、キヤパシタと行デイジツト線との容量比は第
４図のメモリーセルより大きくできるが、列アドレス線
を多結晶シリコン５４で形成する事が欠点となる。即ち
、通常多結晶シリコンはアルミニユームに比し、１００
〜１０００倍程度の層抵抗を持ち、列アドレスの容量と
抵抗の積は大きくなり、高速の読み出し書込みの障害と
なる。また、アルミニユームと拡散層とのコンタクト部
５２でアロイスパイクが発生し、アルミニユームと基板
とがシヨートする危険があり、この防止のため、拡散層
をコンタクトより広くする必要があり、拡散層の面積を
縮少し、行デイジツト線の容量を減少し、キヤパシタ一
の面積を拡大することに限界がある。以上のように、従
来のメモリーセルの構成法で゛は動作の安定性と、歩留
の向上、高速動作のすべてを満足することに限界があつ
た。この発明の目的はメモリーセルのキヤパシタと行デ
イジツト線との容量比が大きく、かつメモリーセル自身
の面積は小さく、列アドレス線の容量と抵抗の面積が小
さい１トランジスタメモリ、つまり、動作が安定で、高
歩留、高速の読み出し、書込みに適した、１トランジス
タメモリを提供することにある。
め一般に絶縁物上に設けられた配線よりも大きな容量と
なる。したがつて、第４図の行デイジツト線の容量は第
５図のメモリーセルのそれに比べて大きくなる。また、
キヤパシタ一は行デイジツト線との間の大きな絶縁領域
のためセル全体として同一面積を当てたときキヤパシタ
部の面積は第５図のセルより小さくなり、したがつて、
メモリーセルのキヤパシタの容量と行デイジツト線の容
量との比は第５一方、第５図のメモリーセルにおいては
行デイジツト線５３の容量はアルミニユーム配線及びト
ランジスタのドレインを形成する拡散層からなる。拡散
層は第４図のメモリーセルに比べ小さく、アルミニユー
ムの容量はアルミニユームと第二層目、第一層目の多結
晶シリコンとの絶縁膜を厚くすることにより、容量は減
少できるため行デイジツト線５３の容量は第４図のセル
よりも小さくできる。また、キヤパシタは拡散層との絶
縁領域が小さいため面積を大きくすることができる。し
たがつて、キヤパシタと行デイジツト線との容量比は第
４図のメモリーセルより大きくできるが、列アドレス線
を多結晶シリコン５４で形成する事が欠点となる。即ち
、通常多結晶シリコンはアルミニユームに比し、１００
〜１０００倍程度の層抵抗を持ち、列アドレスの容量と
抵抗の積は大きくなり、高速の読み出し書込みの障害と
なる。また、アルミニユームと拡散層とのコンタクト部
５２でアロイスパイクが発生し、アルミニユームと基板
とがシヨートする危険があり、この防止のため、拡散層
をコンタクトより広くする必要があり、拡散層の面積を
縮少し、行デイジツト線の容量を減少し、キヤパシタ一
の面積を拡大することに限界がある。以上のように、従
来のメモリーセルの構成法で゛は動作の安定性と、歩留
の向上、高速動作のすべてを満足することに限界があつ
た。この発明の目的はメモリーセルのキヤパシタと行デ
イジツト線との容量比が大きく、かつメモリーセル自身
の面積は小さく、列アドレス線の容量と抵抗の面積が小
さい１トランジスタメモリ、つまり、動作が安定で、高
歩留、高速の読み出し、書込みに適した、１トランジス
タメモリを提供することにある。
本発明は、多層の多結晶シリコンを用い、下層の多結晶
シリコンで、メモリーセルのキヤパシタの電極を形成し
。
シリコンで、メモリーセルのキヤパシタの電極を形成し
。
上層の多結晶シリコンでメモリーセルのスイツチングト
ランジスタのゲートを形成する１トランジスタ型メモリ
セルにおいて、行デイジツト線をメモリーセルのキヤパ
シタの電極に使用した多結晶シリコンの上層の多結晶シ
リコンで形成し、スイツチングトランジスタのドレイン
とはコンタクトで、電気的に接触させ、列アドレス線は
すべての多結晶シリコンの上位に良導電材の例えばアル
ミニユームで形成し、スイツチングトランジスタのゲー
トを形成する多結晶シリコンとはコンタクトで電気的に
接触させる事を特徴とし、これにより、メモリーセルの
キヤパシタの容量と行デイジツト線の容量の比が大きく
、メモリーセルの面積が小さく、かつ列アドレス線の抵
抗と容量の積が小さく、したがつて、動作が安定で高歩
留で、高速の読み出し、書込みに適した１トランジスタ
型メモリーセルの構成法を提供するものである。以下に
本発明の特徴をより良く理解するために、本発明の実施
例を図で説明する。
ランジスタのゲートを形成する１トランジスタ型メモリ
セルにおいて、行デイジツト線をメモリーセルのキヤパ
シタの電極に使用した多結晶シリコンの上層の多結晶シ
リコンで形成し、スイツチングトランジスタのドレイン
とはコンタクトで、電気的に接触させ、列アドレス線は
すべての多結晶シリコンの上位に良導電材の例えばアル
ミニユームで形成し、スイツチングトランジスタのゲー
トを形成する多結晶シリコンとはコンタクトで電気的に
接触させる事を特徴とし、これにより、メモリーセルの
キヤパシタの容量と行デイジツト線の容量の比が大きく
、メモリーセルの面積が小さく、かつ列アドレス線の抵
抗と容量の積が小さく、したがつて、動作が安定で高歩
留で、高速の読み出し、書込みに適した１トランジスタ
型メモリーセルの構成法を提供するものである。以下に
本発明の特徴をより良く理解するために、本発明の実施
例を図で説明する。
第６図は、本発明の一実施例を説明する。
メモリーセル２ビツト分のパターン図である。第６図に
おいて、６１はスイツチングトランジスタＱのドレイン
を形成する拡散層で、６２はこの拡散層と行デイジツト
線を形成する第２層目の多結晶シリコンとのコンタクト
で、６３は行デイジツト線Ｄを形成する第２層目の多結
晶シリコン、６４はスイツチングトランジスタＱのゲー
トを形成する第２層目の多結晶シリコン、６５はキヤパ
シタとキヤパシタ、キヤパシタと拡散層との絶縁領域、
６６はスイツチングトランジスタＱのゲートを形成する
第２層目の多結晶シリコンと列アドレス線Ａを形成する
アルミニユーム６７とのコンタクト、６７は列アドレス
線を形成するアルミニユームである。このように本発明
では行デイジツト線Ｄを第２層目の多結晶シリコンで形
成し、スイッチングトランジスタＱのドレインを形成す
る拡散層とがコンタクトでこの多結晶シリコンに電気的
に接触するため、第４図のメモリーセルに比べ拡散層は
小さくできる。
おいて、６１はスイツチングトランジスタＱのドレイン
を形成する拡散層で、６２はこの拡散層と行デイジツト
線を形成する第２層目の多結晶シリコンとのコンタクト
で、６３は行デイジツト線Ｄを形成する第２層目の多結
晶シリコン、６４はスイツチングトランジスタＱのゲー
トを形成する第２層目の多結晶シリコン、６５はキヤパ
シタとキヤパシタ、キヤパシタと拡散層との絶縁領域、
６６はスイツチングトランジスタＱのゲートを形成する
第２層目の多結晶シリコンと列アドレス線Ａを形成する
アルミニユーム６７とのコンタクト、６７は列アドレス
線を形成するアルミニユームである。このように本発明
では行デイジツト線Ｄを第２層目の多結晶シリコンで形
成し、スイッチングトランジスタＱのドレインを形成す
る拡散層とがコンタクトでこの多結晶シリコンに電気的
に接触するため、第４図のメモリーセルに比べ拡散層は
小さくできる。
また、多結晶シリコンと拡散層のコンタクトでアロイス
パイクは起らないから第５図のように拡散層をコンタク
トよりも大きくする必要はなく、拡散層の面積は第５図
のメモリーセルよりも小さくできる。また、第２層目の
多結晶シリコンの容量は、絶縁膜を厚くすることにより
、小さくできるため、行デイジツト線の容量は第４図、
第５図のメモリーセルよりも小さい。かつ、スイツチン
グトランジスタのドレインを形成する拡散層が小さいこ
とにより、この拡散層とキヤパシタの絶縁領域が小さい
のでキヤパシタ一の面積は第４図及び第５図のメモリー
セルよりも大きくなり、キヤパシタの容量と行デイジツ
ト線の容量との比は第４図及び第５図よりも大きくでき
る。したがつて、容量比の一定値を確保するためのメモ
リーセル面積は第４図及び第５図のメモリーセルより小
さくできる。また、列アドレス線は良導電材のアルミニ
ユーム配線層で形成するため、列アドレス線の抵抗は第
５図のメモリーセルの師〜一となり、容量はほぼ同じに
できるため、列アドレス線の低抗と容量の積は第５図の
メモリーセルより小さくできる。本発明においては、２
層の多結晶シリコンに限定されるのでなく、さらに多層
の多結晶シリコンで形成された１トランジスタメモリに
も同様にあてはまることができる。
パイクは起らないから第５図のように拡散層をコンタク
トよりも大きくする必要はなく、拡散層の面積は第５図
のメモリーセルよりも小さくできる。また、第２層目の
多結晶シリコンの容量は、絶縁膜を厚くすることにより
、小さくできるため、行デイジツト線の容量は第４図、
第５図のメモリーセルよりも小さい。かつ、スイツチン
グトランジスタのドレインを形成する拡散層が小さいこ
とにより、この拡散層とキヤパシタの絶縁領域が小さい
のでキヤパシタ一の面積は第４図及び第５図のメモリー
セルよりも大きくなり、キヤパシタの容量と行デイジツ
ト線の容量との比は第４図及び第５図よりも大きくでき
る。したがつて、容量比の一定値を確保するためのメモ
リーセル面積は第４図及び第５図のメモリーセルより小
さくできる。また、列アドレス線は良導電材のアルミニ
ユーム配線層で形成するため、列アドレス線の抵抗は第
５図のメモリーセルの師〜一となり、容量はほぼ同じに
できるため、列アドレス線の低抗と容量の積は第５図の
メモリーセルより小さくできる。本発明においては、２
層の多結晶シリコンに限定されるのでなく、さらに多層
の多結晶シリコンで形成された１トランジスタメモリに
も同様にあてはまることができる。
３層以上の多結晶シリコンを用いると、行デイジツト線
とスイツチングトランジスタのゲートは同層で構成する
必要はなく、ただ、行デイジツト線を、キヤパシタの電
極を構成する多結晶シリコンより上層にある多結晶シリ
コンで形成すれば同様の効果が得られる。
とスイツチングトランジスタのゲートは同層で構成する
必要はなく、ただ、行デイジツト線を、キヤパシタの電
極を構成する多結晶シリコンより上層にある多結晶シリ
コンで形成すれば同様の効果が得られる。
このように本発明は、行デイジツト線を、キヤパシタの
電極を形成した多結晶シリコンより上層の多結晶シリコ
ンで形成し、スイツチングトランジスタのドレインとコ
ンタクトで電気的に接触し、列アドレス線を、すべて多
結晶シリコンより上層の良導電性の配線で形成し、スイ
ツチングトランジスタのゲートを形成する多結晶シリコ
ンとコンタクトで電気的に接触することを特徴とした、
１トランジスタ型メモリーセルで、これにより、動作が
安定で、高歩留、高速動作に適した１トランジスタメモ
リを実現できる。
電極を形成した多結晶シリコンより上層の多結晶シリコ
ンで形成し、スイツチングトランジスタのドレインとコ
ンタクトで電気的に接触し、列アドレス線を、すべて多
結晶シリコンより上層の良導電性の配線で形成し、スイ
ツチングトランジスタのゲートを形成する多結晶シリコ
ンとコンタクトで電気的に接触することを特徴とした、
１トランジスタ型メモリーセルで、これにより、動作が
安定で、高歩留、高速動作に適した１トランジスタメモ
リを実現できる。
第１図は１トランジスタ型メモリセルの等価回路図、第
２図は第１図のメモリセルを用いたメモリ回路の概略図
、第３図は、第１図のメモリセルの半導体装置における
断面図、第４図及び第５図は従来の１トランジスタ型メ
モリセルの半導体装置における平面図、第６図は本発明
の実施例を示す平面図である。 図において、６１はドレイン領域を形成する拡散層、６
２は拡散層と第２層多結晶シリコンとのコンタクト部、
６３は行デイジツト線を形成する第２層目多結晶シリコ
ン、６４はトランジスタのゲートを形成する第２層目多
結晶シリコン、６７は列アドレス線を形成するアルミニ
ユームである。
２図は第１図のメモリセルを用いたメモリ回路の概略図
、第３図は、第１図のメモリセルの半導体装置における
断面図、第４図及び第５図は従来の１トランジスタ型メ
モリセルの半導体装置における平面図、第６図は本発明
の実施例を示す平面図である。 図において、６１はドレイン領域を形成する拡散層、６
２は拡散層と第２層多結晶シリコンとのコンタクト部、
６３は行デイジツト線を形成する第２層目多結晶シリコ
ン、６４はトランジスタのゲートを形成する第２層目多
結晶シリコン、６７は列アドレス線を形成するアルミニ
ユームである。
Claims (1)
- １ １トランジスタ及び１キャパシタを有し、前記キャ
パシタの電極及び、前記トランジスタのゲートをそれぞ
れ多結晶シリコンで形成した半導体記憶装置であつて、
前記キャパシタの電極の多結晶シリコンより上層に設け
られた多結晶シリコンより成るディジット線と、前記多
結晶シリコンの上層に設けられた良導電材の配線より成
るアドレス線を含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52065375A JPS596516B2 (ja) | 1977-06-02 | 1977-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52065375A JPS596516B2 (ja) | 1977-06-02 | 1977-06-02 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238140A Division JPS60121597A (ja) | 1984-11-12 | 1984-11-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54524A JPS54524A (en) | 1979-01-05 |
| JPS596516B2 true JPS596516B2 (ja) | 1984-02-13 |
Family
ID=13285145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52065375A Expired JPS596516B2 (ja) | 1977-06-02 | 1977-06-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596516B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599762A (en) * | 1979-01-26 | 1980-07-30 | Hitachi Ltd | Semiconductor memory device |
| JPS5619654A (en) * | 1979-07-27 | 1981-02-24 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS56116660A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor memory circuit device |
| JPS60109249A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Micro Comput Eng Ltd | 多層配線部材 |
| JPS59188889A (ja) * | 1984-03-28 | 1984-10-26 | Hitachi Ltd | 半導体メモリ |
| JPS61210663A (ja) * | 1986-01-24 | 1986-09-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS62194665A (ja) * | 1986-08-04 | 1987-08-27 | Hitachi Ltd | 半導体記録装置 |
| JPH02119177A (ja) * | 1989-01-20 | 1990-05-07 | Hitachi Ltd | 半導体記憶装置 |
-
1977
- 1977-06-02 JP JP52065375A patent/JPS596516B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54524A (en) | 1979-01-05 |
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